Настройка задержек для высокоскоростных сигналов: что вам нужно знать

Согласование длин линий на печатной плате

Если посмотреть на два сигнальных осциллограммы на осциллографе, можно увидеть, как несоответствие длины/времени между сигнальными дорожками может неправильно активировать последующие логические элементы. Ситуация усугубляется, когда мы рассматриваем время прохождения сигнала главных часов и время возврата отправленных/полученных данных в различных компьютерных интерфейсах. SDRAM эффективно решает эту проблему, размещая часы в ведомом устройстве и отправляя сигнал часов вместе с извлеченными данными, в то время как другие интерфейсы (USB 3.0, SATA и т.д.) извлекают сигнал часов непосредственно из данных.

Для остальных нас, настройка задержек между несколькими параллельными соединениями, дорожками в дифференциальной паре и с сигналом часов обеспечивает прибытие данных в нужное место в нужное время. Применение любой схемы настройки длины требует работы с временем задержки сигналов в различных стандартах сигнализации/интерфейсов, а не просто с длиной. Вот что вам нужно знать о проектировании для настройки задержек и синхронизации сигналов.

Настройка задержки против настройки длины

Настройка длины и настройка задержки по сути относятся к одной и той же идее; цель состоит в том, чтобы установить длины сигнальных трасс в согласованной группе сетей до одинакового значения длины. Идея заключается в том, чтобы обеспечить прибытие всех сигналов в пределах некоторого ограниченного несоответствия по времени. Когда две сигнальные трассы не совпадают в согласованной группе, обычный способ синхронизации сигналов заключается в добавлении задержки к более короткой сигнальной трассе путем добавления некоторого извивания. Тромбон, пилообразное и аккордеонное извивание являются типичными способами добавления задержки к трассе.

Независимо от того, применяете ли вы настройку задержки между сигналом часов и несколькими сигнальными линиями, внутри дифференциальной пары или между несколькими дифференциальными парами в отсутствие линии часового сигнала, вам необходимо знать конкретные временные допуски для ваших сигналов. С приемниками дифференциальной пары и компонентами в каналах SerDes ограничивающими факторами, определяющими допустимое несоответствие длины между каждым сигналом, являются время нарастания сигнала и задержка распространения в межсоединении.

Различные интерфейсы, работающие на разных скоростях передачи данных и с различными стандартами сигналов, будут указывать разные допустимые значения несоответствия длины или времени. Эти значения несоответствия обычно предполагают, что вы работаете с FR4, но более специализированные проекты на подложках с другой диэлектрической постоянной будут иметь другие ограничения по согласованию длины. При планировании ввода/вывода на вашей плате, вам следует найти эти допустимые значения несоответствия длины для вашей платы и перевести это допустимое несоответствие в несоответствие времени (см. уравнение ниже).

Работа с несоответствием времени

Работа с несоответствием времени вместо несоответствия длины является центральной идеей в настройке задержек. Если вы работаете с программным обеспечением для проектирования печатных плат, которое учитывает только несоответствие длины, тогда вам нужно рассчитать правильное несоответствие длины для вашей конкретной подложки. Несоответствие длины равно несоответствию времени, умноженному на скорость сигнала (единицы изм. дюйм/пс) в вашей конкретной подложке:

Уравнение скорости сигнала (единицы: дюйм/пс)

В целом, субстрат с большим диэлектрическим постоянным приводит к снижению скорости сигнала, что увеличивает допустимое расхождение длин между двумя сигналами. Аналогично, если вы используете стандартные компоненты с превышением норм, у вас будет более короткое время нарастания (большая скорость нарастания), что также накладывает более строгие ограничения на ваше время. В первом приближении, если вы уменьшите время нарастания сигнала вдвое, то допустимое ограничение времени также должно быть уменьшено вдвое.

Допустимое расхождение обычно определяется в терминах допуска по периоду тактового сигнала, а не времени нарастания. Для данного периода тактового сигнала допустимое расхождение длин обратно пропорционально скорости сигнала. Поскольку расхождения в длинах указываются с предполагаемым диэлектрическим постоянным (например, FR4), вам нужно будет пересчитать расхождение в длинах, используя скорость сигнала для вашего конкретного материала субстрата.

Расхождение фаз в дифференциальных парах

Термин "несоответствие фаз" иногда упоминается в одном контексте с настройкой длины и задержки, но он имеет важное значение при работе с дифференциальными парами. В некоторых случаях при трассировке дифференциальных пар, например, когда паре необходимо пройти через необычно расположенные переходные отверстия (виас), может возникнуть короткий участок, где каждый конец пары не связан. Это может возникнуть в дополнение к общему несоответствию длины пары, и несколько пар в согласованной группе могут требовать согласования длины также.

Согласование фаз требует добавления небольших количеств меди на несоответствующем конце таким образом, чтобы длины трасс в несвязанной области были согласованы. Это довольно важно для обеспечения того, чтобы дифференциальная пара могла правильно подавлять общемодовые помехи; любые индуцированные общемодовые помехи в несвязанной части должны распространяться на одинаковое расстояние, чтобы обеспечить их согласованность в обеих парах, когда они достигают приемника.

Вам не нужно будет вручную измерять длины трасс, когда вы определите правильные допуски длины как правила проектирования.

Внутрипарное против межпарного

Обычно, когда мы говорим о настройке задержек или согласовании длин, мы имеем в виду две дорожки в паре, которые используются для создания последовательного соединения. Однако вам может потребоваться применить настройку задержек/согласование длин между двумя дифференциальными парами. Примером может служить DDR, где необходимо обеспечить согласование длин дифференциальной строб-линии (DQS) и дифференциальных линий тактового сигнала. Например, для DDR3, допустимое отклонение между этими дифференциальными парами составляет 5 пс согласно рекомендациям Intel.

После согласования фазы в некуплированной области, вы должны проверить, что остальная часть дифференциальной пары имеет подходящее согласование длин, так чтобы переходы сигналов находились в пределах допустимого отклонения. Однако длина должна быть одинаковой по всей паре, если изначально трассировка была выполнена правильно. При добавлении секции согласования длин к дифференциальной паре как части компенсации межпарного сдвига, секцию согласования длин следует размещать симметрично по всей дифференциальной паре. Обратите внимание, что ограничения на межпарный сдвиг обычно менее строгие, чем значения внутрипарного сдвига, чтобы обеспечить достаточное подавление общемодовых помех и извлечение сигнала.

Больше о настройке задержек: Эффект пин-пакета

Как только сигнал достигает контакта/площадки на определенном компоненте, ему все еще нужно пройти через открытый проводник, вдоль соединительного провода внутрь корпуса и в кристалл упаковки. Открытый проводник, контакт/площадка и вход во внутреннюю схему имеют некоторую паразитную индуктивность и емкость, и сигнал перемещается с другой скоростью, когда он проходит по соединительному проводу, по сравнению с движением по дорожке сигнала. Соединительные провода также имеют немного разные геометрии, что добавляет разные уровни задержки сигналам на разных контактах.

Все производители устройств должны быть в состоянии сообщить вам задержку контакт-корпус для конкретного компонента. Это указывается либо как задержка в пикосекундах, либо как длина (обычно в мм или микронах). Вы должны быть в состоянии получить это значение задержки из документации IBIS 6 для конкретного компонента. Эту длину следует учитывать при выполнении любого типа настройки задержки/длины сигналов в дифференциальной паре или для нескольких синхронизированных дифференциальных/однополярных сигналов.

С помощью мощных инструментов интерактивной трассировки и анализа после размещения в Altium Designer^® у вас будет полный пакет, построенный на основе единой системы управления правилами, позволяющий вам реализовать настройку задержек для высокоскоростных сигналов и важные симуляции целостности сигналов. У вас также будет полный набор инструментов для создания схем, управления компонентами и подготовки материалов для вашего производителя.

Теперь вы можете скачать бесплатную пробную версию Altium Designer и узнать больше о лучших в отрасли инструментах для разработки плат, симуляции и планирования производства. Поговорите с экспертом Altium сегодня, чтобы узнать больше.

Начните путь к переходу на Altium Designer уже сегодня.