PCB-Board Testing: Teststrukturen und -arten, Teil 2

In Teil 1 meines Artikels habe ich die verschiedenen Teststrukturen skizziert, die in jedes PCB-Design eingebaut werden können und sollten. Es wurde beschrieben, wie sie aufgebaut sind, wo sie sich befinden und wie sie verwendet werden, um die strukturelle und Leistungsintegrität der Leiterplatte zu gewährleisten. Da die Geschwindigkeiten zugenommen und die Designs an Komplexität gewonnen haben, sind Strukturen mittlerweile eher eine Notwendigkeit als eine Funktion, die willkürlich hinzugefügt werden kann. Und, wie bereits erwähnt, gibt es drei Stellen im Herstellungsprozess, an denen PCB-Board Testing notwendig ist.

Diese sind:

• Test der unbestückten Leiterplatte. Dieser findet statt: 
  • Während der Eingangsprüfung durch den OEM oder den Vertragsmontagebetrieb
  • In der Anlage des Herstellers
• Test der bestückten Leiterplatte
• Test im Reparaturzentrum

PCB-Board Testing der unbestückten Leiterplatte

Die in der Anlage des PCB-Herstellers durchgeführten Tests umfassen:

• Konnektivitäts- und
• Impedanztests

Die Konnektivitätstests werden mit einem Tester durchgeführt, der die Art und Weise, wie die fertige Leiterplatte angeschlossen ist, mit der generierten Netzliste vergleicht, die als Standard dient. Die Netzliste, mit der die Leiterplatte verglichen wird, kann entweder aus dem CAD-System stammen, mit dem die Leiterplatte entworfen wurde, oder von der CAM-Station (Computer Aided Manufacturing) des Herstellers, die die Netzliste generiert. Erstere wird oft als CAD-Netzliste und letztere als CAM- oder Gerber-Netzliste bezeichnet.

Das PCB-Board Testing nach der CAD-Netzliste wird bevorzugt, da die Leiterplatte in diesem Fall garantiert mit dem Schaltplan übereinstimmt. (Ein wichtiger Schritt bei der Generierung der PCB-Herstellungsdaten beim Hersteller ist es, eine Netzliste aus den Gerberdaten zu extrahieren und diese mit der CAD-Netzliste zu vergleichen, um sicherzustellen, dass sie übereinstimmen. Auf diese Weise wird gewährleistet, dass sich keine Fehler in die Gerberdaten eingeschlichen haben, die zur Herstellung der Leiterplatte verwendet werden). Die gebräuchlichste Form der CAD-Netzliste ist IPC-D-356. Alle PCB-Design-Systeme sind in der Lage, eine solche Netzliste zu generieren. Diese Netzliste unterscheidet sich von der CAD-Netzliste, die Design-Ingenieure verwenden. Bei der zu verwendeten Netzliste ist die physikalische Position der Punkte in jedem Netz mit der Netzliste verbunden. Der Hersteller verwendet diese Information, um die Pins in jedem Netz zu lokalisieren und um die Prüfvorrichtung zu bauen.

Das Überprüfen einer unbestückten Leiterplatte auf ordnungsgemäße Konnektivität kann entweder mit einem Nagelbett- oder einem Flying-Probe-Tester durchgeführt werden. Abbildung 1 ist eine typische Nagelbett-Testvorrichtung. Hierbei handelt es sich um eine doppelseitige Befestigung, die mit Punkten auf beiden Seiten der Leiterplatte Kontakt hat. Abgebildet sind zwei Rahmen, in denen lange, federbelastete Nadeln montiert sind. Jede Nadel kontaktiert an einem Ende einen Testpunkt auf der Leiterplatte und an dem anderen Ende eine Stiftelektronikschaltung. Diese beiden Hälften werden in einen Tester eingeführt, wobei die eine die Oberseite der Leiterplatte und die andere die Unterseite kontaktiert.

_{Abbildung 1. Eine Nagelbett-Testvorrichtung für unbestückte PCB}

Der Vorteil des Nagelbett ist, dass die Kosten pro PCB sehr niedrig sind. Der Nachteil sind die Kosten und die Vorlaufzeit für den Bau jeder Vorrichtung. Beim PCB-Board Testing von unbestückten Leiterplatten müssen nur selten Testpunkte hinzugefügt werden, da der Kontakt mit den Befestigungspads der Bauteile hergestellt wird.

Abbildung 2 ist ein Foto eines Flying-Probe-Testers. Bei dieser Art muss keine Vorrichtung gebaut werden. Die Leiterplatte wird in den Tester montiert und die Sonden bewegen sich dann umher, um die Punkte in jedem Netz zu kontaktieren. Diese Punkte werden mit Hilfe der CAD-Netzliste lokalisiert. Der Vorteil dieser Methode besteht darin, dass keine Vorrichtung erforderlich ist. Dadurch eignet sie sich ideal für sehr kleine Stückzahlen und eliminiert den Zeit- und Kostenaufwand für eine Vorrichtung. Sie ist auch interessant für Leiterplatten, bei denen der Abstand zwischen den Bauteilen zu gering ist für einen Nagelbett. Der Nachteil dieser Methode ist, dass der Vorgang jeder einzelnen Leiterplatte länger dauert als mit einem Nagelbett-Tester.

_{Abbildung 2. Flying-Probe-Methode einer unbestückten Leiterplatte}

Impedanztests können entweder beim Hersteller oder beim OEM durchgeführt werden. Er wird durchgeführt, um sicherzustellen, dass die Übertragungsleitungsimpedanzen in jeder Signalschicht korrekt sind. Dazu wird ein Instrument verwendet, das als Time Domain Reflectometer (TDR, Zeitbereichsreflektometer) bekannt ist. Abbildung 3 ist ein typischer Impedanztestaufbau bei einem PCB-Hersteller.

_{Abbildung 3. Eine Impedanzteststation bei einem PCB-Hersteller}
 

Das abgebildete Prüfgerät wird von Polar Instruments aus Hampshire, England, hergestellt. Es ist als Produktionsinstrument konzipiert und verfügt über Datenerfassungsmöglichkeiten. Es ist das am häufigsten von PCB-Herstellern verwendete Impedanztestgerät. 

Abbildung 4 zeigt einen Impedanztestaufbau mit einem Tektronix 1502C-TDR. Dieses oder ein ähnliches Gerät wird üblicherweise an der Eingangsprüfstation oder bei einem OEM eingesetzt.

_{Abbildung 4. Ein Tektronix 1502C Time Domain-Reflektometer-Setup zur Impedanzmessung}

Um ein PCB-Board Testing für die Impedanz durchführen zu können, muss jede Signallage eine Testleiterbahn enthalten. Es gibt zwei Stellen, an denen Leiterbahnen platziert werden können. Im ersten Fall fügt der Hersteller jedem PCB oder jeder Platte, auf dem die PCBs aufgebaut sind, einen speziellen Testcoupon hinzu. Durch dessen Verwendung ist es möglich, eine Testhalterung an einer Station wie der in Abbildung 3 gezeigt aufzubauen. Dies vereinfacht den Produktionstest von Leiterplatten mit kontrollierter Impedanz. Wie in Teil 1 dieses Artikels erwähnt, gibt es jedoch zwei Probleme mit diesem Ansatz:

• Der Coupon wird selten auf der Leiterplatte befestigt, zu der er gehört, was die Rückverfolgbarkeit erschwert und dem OEM keine Testleiterbahnen hinterlässt.
• Es gibt keine Garantie dafür, dass die Leiterbahnen im Coupon die gleiche Breite haben wie die in der eigentlichen Leiterplatte.

Wir haben Fälle erlebt, in denen die Leiterbahnen im Testcoupon die richtige Breite hatten und die in der Leiterplatte nicht. Dies führt dazu, dass gute Coupons und schlechte PCBs gebaut werden.

Aus den oben genannten Gründen empfehlen wir, Leiterbahnen für die Impedanzkontrolle in das Gehäuse der Leiterplatte selbst einzubauen. Wenn Sie diese Methodik anwenden, wissen Sie, dass die Leiterbahnbreiten korrekt sind und sich immer auf der Leiterplatte befinden, egal wo diese ist. Wie bereits in Teil 1 dieses Artikels erwähnt, können Testleiterbahnen auch auf PCBs eingebaut werden, auf denen wenig Platz zu sein scheint. Man braucht nur ein wenig Phantasie und gute Technik.

Es besteht die Möglichkeit, dass zwei Impedanzkontrollen unterschiedliche Antworten liefern. Dies ist darauf zurückzuführen, dass die gemessene Impedanz durch die Anstiegszeit des verwendeten TDR beeinflusst wird. Tabelle 1 zeigt das Ergebnis der Prüfung derselben drei Leiterbahnen mit drei verschiedenen TDRs.

_{Tabelle 1. Impedanzmessergebnisse mit drei verschiedenen TDRs}
 

Wie zu sehen ist, änderte sich die gemessene Impedanz mit der Anstiegszeit der vom TDR kommenden Testflanke.

Die Ergebnisse sind wie folgt:

• Die 40 pSEC-Flanke stammt von einem Agilent Time Domain Reflectometer.
• Die 125 pSEC-Flanke stammt von einem Tektronix 1502C-TDR.
• Die 175 pSEC-Flanke stammt von einem Produktionstester CITS800 von Polar Instruments.

Die Differenz zwischen den Messungen von Agilent und Polar beträgt etwa vier Prozent. Dies ist ein Fehler, der groß genug ist, um zu einer Aussonderung von PCBs zu führen, die tatsächlich innerhalb der Spezifikation liegen. Da fast alle Produktionstests, die bei einem Hersteller durchgeführt werden, mit dem Polar CITS800 durchgeführt werden, ist es unbedingt erforderlich, dass alle anderen Stellen, die Impedanzmessungen durchführen, das gleiche Gerät verwenden oder die Anstiegszeit des TDR so einstellen, dass sie gleich ist.

Der Grund für die unterschiedlichen Impedanzmessungen liegt darin, dass der äquivalente Frequenzgehalt jeder Flanke unterschiedlich ist. Je schneller die Flanke ist, desto höher werden die Frequenzen sein. Die relative Dielektrizitätskonstante, εr, von fast allen PCB-Laminaten sinkt mit steigender Frequenz. Wenn εr sinkt, steigt die Impedanz. Daher führt eine schnellere Flanke zu einer höheren Impedanzmessung, wie aus Tabelle 1 hervorgeht. Die Anstiegszeit, die zum Testen der Impedanz verwendet wird, sollte der Anstiegszeit der Signale entsprechen oder nahe an der Anstiegszeit der Signale liegen, die sich auf der Übertragungsleitung bewegen, wenn die Leiterplatte montiert wird. Bei den meisten modernen Elektroniken kann diese weit unter 50 pSec liegen.

Wo auf einer Leiterbahn die Impedanz gemessen werden sollte, ist eine weitere wichtige Überlegung. Abbildung 5 zeigt den Bildschirm eines TDR, der das Ergebnis anzeigt, als die Impedanz von vier verschiedenen Leiterbahnen auf derselben Leiterplatte gemessen wurde. Die vertikale Skala wurde erweitert, um Impedanzvariationen über die Länge einer Leiterbahn sowie Unterschiede zwischen Leiterbahnen auf verschiedenen Lagen derselben Leiterplatte zu zeigen. Die durchgezogenen und gestrichelten horizontalen Linien sind die Plus- oder Minus-Grenzwerte von 10% für diese spezielle Leiterplatte, wobei die Mittellinie die Nennimpedanz darstellt. Die Transienten auf der linken Seite der Anzeige sind Impedanzdiskontinuitäten, die mit der Kontaktierung der zu testenden Leiterbahn verbunden sind. Die scharfen vertikalen Linien auf der rechten Seite der Anzeige sind die Reflexionen an den offenen Enden der Leiterbahnen.

_{Abbildung 5. Impedanzanzeige für eine Reihe von 3"-Testleitungen}

Beachten Sie, dass zwischen diesen beiden Ereignissen die Leiterbahnen allmählich nach oben abfallen, was bedeutet, dass die Impedanz über die Länge der Leiterbahn ansteigt. Dies ist jedoch nicht der Fall. Dieser Anstieg ist der Gleichstromwiderstand entlang der Länge der Leiterbahn. Es liegt auf der Hand, dass die Ergebnisse davon beeinflusst werden, wo auf der Leiterbahn die Impedanzen gemessen werden. Wenn die Messungen beispielsweise in der Nähe des linken Endes der Leiterbahn durchgeführt würden, würde der Wert sehr nahe bei 50 Ohm liegen. Wenn die Messungen in der Nähe des rechten Endes der Leiterbahn durchgeführt würden, lägen die Werte sehr nahe bei 55 Ohm. Daraus ergibt sich eine Differenz, die groß genug ist, um die meisten Leiterplatten in einer PCB-Charge abzulehnen.

Die obigen Darstellungen und Diskussionen werfen eine gute Frage auf. Wo auf einer Leiterbahn sollte die Impedanz gemessen werden? Bei einigen Produktionstestern wird die durchschnittliche Impedanz auf den Leiterbahnen angegeben. Aber ist das die tatsächliche Impedanz der Leiterbahn? Tatsächlich ist es die Impedanz plus ein Teil des Gleichstromwiderstandes über die Länge der Leiterbahn. (So meldet das Werkzeug Polar Instruments die Impedanz). Die korrekte Methode zur Impedanzmessung besteht darin, so nahe wie möglich am Anfang der Leiterbahn zu messen, um eine Verzerrung durch den Gleichstromwiderstand entlang der Leiterbahn zu vermeiden. Zu diesem Zweck muss der Bediener den Cursor des TDR unmittelbar nach dem Abklingen der Transienten, die mit dem Anschluss an die Messkurve zusammenhängen, oder so nahe wie möglich an der linken Seite der Anzeige positionieren. Die Anzeige von Impedanz plus Gleichstromwiderstand führt den Anwender in die Irre. Alle Analysetools, die wir zur Modellierung von Übertragungsleitungen verwenden, berücksichtigen den Gleichstromwiderstand von Leiterbahnen. Um Impedanzkontrollen mit diesen Modellierern genau korrelieren zu können, ist es notwendig, die Impedanz ohne Berücksichtigung des Gleichstromwiderstandes zu melden.

PCB-Board Testing der unbestückten Leiterplatte beim OEM

Wenn neue PCBs die Eingangskontrolle beim OEM oder Vertragsbestücker erreichen, müssen mehrere PCB-Board Testing-Läufe durchgeführt werden, um sicherzustellen, dass die PCB den Spezifikationen entspricht. Zu diesem Zeitpunkt ist es zu schwierig, Netzlisten-Tests durchzuführen, so dass die Ergebnisse des Herstellers akzeptiert werden müssen. Zu den Tests, die bei der Eingangskontrolle durchgeführt werden können, gehören

• Impedanzkontrolle
• Sicherstellen, dass der Lagenaufbau korrekt ist
• Messung des Betrags der Flächenkapazität für jede Stromversorgungsspannung.

Die Impedanztests werden wie oben beschrieben durchgeführt. Bei der Prüfung des Lagenaufbaus werden die zu diesem Zweck am Rand der Leiterplatte angebrachten Stapelstreifen mit einem Mikroskop untersucht. Diese Stapelstreifen wurden in Teil 1 dieses Artikels besprochen.

Die Messung der Höhe der Flächenkapazität erfolgt mit einem gewöhnlichen Kapazitätsmesser, der zwischen Vdd und Masse jeder Versorgungsspannung angeschlossen wird. Es ist auch nützlich, ein Paar Testkontakte hinzuzufügen, die auf dem Siebdruckschirm beschriftet sind, damit sie leicht zu lokalisieren sind. Auch dies wird in Teil 1 dieses Artikels ausführlich beschrieben.

PCB-Tests im Montage- und Reparaturzentrum

Sobald eine Leiterplatte bestückt ist, ist es notwendig, ein Mittel zur Lokalisierung von Bestückungsfehlern wie Lötkurzschlüssen und Öffnungen sowie zur Durchführung von Funktionstests zu haben. Die übliche Methode zur Lokalisierung von Bestückungsfehlern ist ein In-Circuit-Tester, d.h. ein Nagelbett, das jedes Netz nur an einer Stelle berührt. Die Frage ist, wo diese Verbindung hergestellt werden soll. In den meisten Fällen wird sie über eine Durchkontaktierung an der Unterseite der Leiterplatte hergestellt, die mit der Bauteilleitung auf der anderen Seite der Leiterplatte verbunden wird. Abbildung 6 ist eine Unteransicht eines BGA-Musters, die die Durchkontaktierungen zeigt, die von den In-Circuit-Tester-Pins kontaktiert werden. Diese Pads werden nicht von der Lötmaske abgedeckt.

_{Abbildung 6. Unteransicht eines BGA-Montageortes mit freiliegenden In-Circuit-Testpunkten}

Für alle Netze, die mindestens ein plattiertes Durchgangsloch oder eine Durchkontaktierung haben, um den Zugang zum Netz von der Unterseite der Leiterplatte zu ermöglichen, sind keine speziellen Punkte erforderlich. Das Problem entsteht, wenn ein Netz nicht auf diese Weise zugänglich ist. Der kostengünstigste Weg, ein solches Netz zu kontaktieren, ist das Hinzufügen einer Durchkontaktierung, um es an der Unterseite der Leiterplatte verfügbar zu machen. Eine gute Frage ist, wo diese Durchkontaktierung zu platzieren ist und welchen Einfluss sie im normalen Betrieb auf das Signal hat. Es hat sich gezeigt, dass Durchkontaktierungen mit einem Bohrlochdurchmesser von 12 mils oder weniger der Übertragungsleitung, auf der sie platziert sind, eine parasitäre Kapazität von etwa 0,3 pF hinzufügen. Es hat sich auch gezeigt, dass diese zusätzliche parasitäre Kapazität keine nachteiligen Auswirkungen auf Signale von bis zu 5,2 GB/S hat.

Wo diese Durchkontaktierung platziert ist, könnte jedoch eine Signalverschlechterung verursachen. Wenn sie irgendwo entlang der Länge des Netzes, an dem sie befestigt ist, platziert wird, gibt es kein Problem. Wenn eine kurze Leiterbahn benötigt wird, um von unterhalb eines Bauteils zu einer blanken Stelle auf der Leiterplattenoberfläche zu gelangen, wirkt diese kurze Leiterbahn wie eine Stichleitung auf der Übertragungsleitung.

Wie im Abschnitt über Stichleitungen in Band 1 unseres Buches besprochen, kann dies die Signalqualität verschlechtern. Daher darf jede kurze Leiterbahn, die dazu verwendet wird, unter einem Bauteil herauszukommen, um den Zugang zu einer Durchkontaktierung zu ermöglichen, nur an dem einen oder anderen Ende der Leiterbahn platziert werden.

Gelegentlich wird ein kleines rundes Pad irgendwo auf eine Leiterbahn gelegt, um den Zugang zu einem Signal zu ermöglichen. Diese Pads haben typischerweise einen Durchmesser von 35-40 mils. Wir werden oft gefragt, wie sich dies auf ein Signal auswirkt und, was am wichtigsten ist, ob es schädlich ist. Ein solches Pad fügt eine winzige Menge parasitärer Kapazität hinzu - viel weniger als die oben besprochene Durchkontaktierung - und schadet nicht, es sei denn, es befindet sich am Ende eines Leiterbahnsegments, das einen Stub erzeugen könnte.

Viele moderne Designs haben Bauteile auf beiden Seiten der Leiterplatte. In einigen Fällen, wie z.B. bei Mobiltelefonen, sind die Bauteile so dicht gepackt, dass es nicht möglich ist, Durchkontaktierungen zu haben, die die gesamte Leiterplatte durchdringen. Dadurch werden Techniken wie der In-Circuit-Test bei der Montage unmöglich. Es muss ein spezielles Schema in den Schaltkreisen entworfen werden, um den Testzugang zu allen Netzen auf einer PCB zu ermöglichen. Dies wird normalerweise durch Boundary Scan oder JTAG (Joint Test Action Group) erreicht. Zu jedem IC werden spezielle Schaltungen hinzugefügt, die den Zugriff auf jeden Pin über einen speziellen Test-Scan-Bus ermöglichen. Mit dieser Technik ist es möglich, auf jeden Signalpin auf jedem IC zuzugreifen, um zu sehen, ob er zwischen den logischen Zuständen bewegt werden kann und auch um zu sehen, ob er richtig angeschlossen ist. Ohne JTAG wären viele neuere Designs nicht testbar.

Wenn JTAG in ein Design eingebaut ist, kann diese Funktion genutzt werden, um die Tests so zu gestalten, dass Außendienstmitarbeiter dieselbe Funktion nutzen können, um Fehleranalysen vor Ort oder in einer Werkstatt durchzuführen. Dadurch entfällt die Notwendigkeit zwei unterschiedlicher Testreihen für die Fertigung und den Außendienst.

Zusammenfassung

Die Integration von Testfunktionen und -fähigkeiten in einer Leiterplatte muss zu Beginn des Designprozesses in Angriff genommen werden, um sicherzustellen, dass die Ergebnisse in den Fertigungs-, Montage- und Reparaturzentren mit dem tatsächlichen Betrieb der Leiterplatte übereinstimmen. Wenn man sich die Zeit nimmt, um die notwendigen Strukturen zu entwerfen, einzubauen und die richtigen Testverbindungspunkte zu berücksichtigen, kann sichergestellt werden, dass die fertige Leiterplatte beim ersten Mal richtig funktioniert.

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Referenzen:

1. Ritchey, Lee W. and Zasio, John J., “Right The First Time, A Practical Handbook on High-Speed PCB and System Design, Volumes 1 and 2.”
2. Ritchey, Lee W., “How Should Test Point Connections Be Connected To High Speed Nets?” Current Source Newsletter, Volume 2, Issue 1, Fall 2005.