PDN-Analyse eines 65W-Single-IC-LED-Treibers

In meinem letzten Artikel entwickelte ich einen 65W-LED-Treiber für die Stromversorgung einer 36V-LED-Kette für 1,8 A. Der kleine MSOP-8 IC darauf wird ziemlich warm, weshalb die Simulation des Stromverteilungsnetzes mit dem PDN-Analyzer sinnvoll erscheint. So kann ich sehen, ob es auf der Leiterplatte irgendwelche Stellen gibt, die optimiert werden müssen. 

Wenn ich die Stromdichte in Hochstrombereichen reduzieren kann, um eine niedrigere Kupfertemperatur zu gewährleisten, lohnt sich der Aufwand. Zudem möchte ich sicherstellen, dass der Spannungsabfall auf der Platine nirgendwo zu hoch wird, was zu Funktionsproblemen führen könnte. 

Im Folgenden werde ich eine vollständige Simulation der Baugruppe durchführen, wobei beide Schaltnetzteile im Netzwerk als Lasten modelliert werden. Durch die Modellierung des gesamten Netzwerks erhalte ich einen vollständigsten Überblick über Strom und Spannung auf der Leiterplatte, was eine gründliche Analyse des Designs ermöglicht.

Sollten Sie den vorherigen Artikel über die Konstruktion des LED-Treibers verpasst haben, finden Sie ihn hier. Wenn Sie nur sehen möchten, wie PDN-Analyzer für ein einfaches Projekt mit mehreren Schaltnetzteilen konfiguriert wird, laden Sie das Altium-Projekt von GitHub herunter. Wie meine anderen Projekte ist auch dieses Open-Source und für Sie frei nutzbar. 

Der Analyzer ist ein Simulationstool für Altium Design, das ich unglaublich nützlich finde. Es erspart Board-Revisionen und Fehlerbehebungen, hervorgerufen von Designfehlern, die vor Herstellung der Boards hätten erkannt werden können. 

Einrichten der Netze im PDN-Analyzer

Der erste Schritt in jedem Projekt ist die Einrichtung der Netze. Ich erstelle am Anfang des Projekts gerne so viele Netze wie möglich, um später nichts mehr hinzufügen zu müssen.

Legen Sie dazu zunächst die Nennspannung für jedes Netz fest, das Sie zur Simulation hinzufügen möchten. Bei der Einrichtung von Netzen – und bei Simulationen im Allgemeinen – ist es hilfreich, eine PDF-Kopie der Schaltpläne auf dem Bildschirm zu öffnen oder diese auszudrucken. Das Fenster DC Net Identification erlaubt es Ihnen nicht, den Schaltplan-Viewer von Altium zu verwenden, während Sie die Netze einrichten. Da ist eine Kopie praktisch und zeitsparend. Das ist insbesondere hilfreich, wenn Sie vergessen haben, einem zu simulierenden Netz einen Namen zuzuweisen, wie z. B. NetD3_1 und NetIC1_1 im obigen Screenshot. Ohne Schaltplan wäre mir vielleicht entgangen, dass diese Netze einer Simulation bedürfen!

Konfiguration des ersten Netzes

Beim Einrichten des PDN-Analyzers arbeite ich mich gerne vom Eingangsstromanschluss zu den Ausgangsanschlüssen vor. Wenn ich eine komplizierte Schaltung zu simulieren habe, kann ich in dem Ausdruck abstreichen, was ich erledigt habe, und so sicherstellen, dass mir nichts entgeht.

Der Eingang ist in meinem Fall durch einen MOSFET gegen Verpolung geschützt, daher beginne ich mit VIN und CN_GND statt mit VIN und GND. So kann ich den gesamten Weg zurück zum Eingangs-Pin simulieren und überprüfen, ob der Strom durch den MOSFET innerhalb seiner Grenzen bleibt. Sie können das Netz erstellen, indem Sie auf <Power Net> und <Ground Net> doppelklicken und das entsprechende DC-Netz, in diesem Fall VIN und CN_GND, auswählen.

Als Nächstes konfigurieren wir die Spannungsquelle, indem wir irgendwo mit der rechten Maustaste klicken und Add Source auswählen. 

Im Fenster Device Properties, das sich durch Klicken auf Add Source öffnet, können Sie Device Type auf Voltage Source stellen und dann den Referenzbezeichner Ihres Eingangsanschlusses bestimmen – in meinem Fall J1. Die Pins sollten automatisch für Sie angezeigt werden. Ist dies nicht der Fall, haben Sie wahrscheinlich das falsche Bauteil ausgewählt, da das Tool keinen Pin finden konnte, der mit dem von Ihnen ausgewählten Netz verbunden ist.

Die Quelle wird dann auf der linken Seite Ihres Netzwerks angezeigt.

Erweiterung des Netzwerks

Nachdem die Basis für das erste Netzwerk geschaffen ist, brauchen wir eine Möglichkeit, dem PDN-Analyzer mitzuteilen, dass eine Verbindung von GND zu CN_GND über unseren MOSFET mit umgekehrter Polarität besteht. Sie können dazu mit der rechten Maustaste auf CN_GND klicken und Extend Net wählen.

Dann können Sie ein Netz auswählen, auf das Sie es ausdehnen möchten. In diesem Fall gibt es nur die eine Option GND.

 

Die dadurch erzeugte Verbindung kann nun durch einen Doppelklick konfiguriert werden. Der Device Type der Verbindung ist Series Element und kann nicht geändert werden. Wählen Sie den Referenzbezeichner der Komponente, die die Netze verbinden soll. Dieser MOSFET hat einen RDS(on) von 116 Milliohm, was Sie in den Parametern einstellen können. Zudem hat er einen maximalen Strom von 2,7 A, also setze ich auch diesen Wert. Überschreite ich diesen, informiert mich der PDN-Analysator, und ich muss einen anderen MOSFET mit höherem Nennstrom für meinen Verpolungsschutz eindesignen.

Dies ist eine Funktion des PDN-Analysator, die ich besonders mag. Manchmal verfange ich mich so sehr in den High-Power-Schaltungen, dass ich vergesse, den Strom all der kleineren Lasten hinzuzufügen, um den maximalen Strombedarf einer Baugruppe zu berechnen. Der PDN-Analyzer fügt meinem Design eine praktische Plausibilitätsprüfung hinzu und erspart mir Probleme beim Prototyping oder gar erst bei der produzierten Leiterplatte!

Simulation von ohmschen Spannungsteilern

Auch die Berechnung von Spannungsteilern ist ein wichtiger Grund für die Erweiterung eines Netzes. Wenn Sie eine Erweiterung für den oberen Schenkel Ihres Teilers und eine Last für den unteren Schenkel hinzufügen, können Sie Spannungsabfälle über den Kupferleiter sichtbar machen. Falls Ihr Spannungsteiler weit von seinem Bezugspunkt entfernt ist, könnte der Leiterbahnwiderstand auf der Platine Ihre Spannung auf ein Potenzial absinken lassen, das niedriger ist, als Sie benötigen. 

Der MOSFET für den Verpolungsschutz hat eine maximale Gate-Spannung von 14 Volt, viel niedriger als meine Eingangsspannung von 48 Volt. Deshalb habe ich einen Spannungsteiler am Gate, der ein Potenzial liefert, das über den gesamten erwarteten Eingangsspannungsbereich niedrig genug ist, um das Gate nicht zu beschädigen.

_{Zunächst simulieren wir den Verpolungsschutz und richten}

Nachdem das VIN-Netz erweitert ist, können wir das Erweiterungselement auf einen 33k-Widerstand festlegen und dann dem Netz eine Last hinzufügen. Klicken Sie dazu mit der rechten Maustaste und wählen Sie Add Load.

Stellen Sie als nächstes Device Type auf Resistor ein. Manchmal, wenn ich den PDN-Analysator eine Weile nicht benutzt habe, vergesse ich das und belasse es bei IC (Current), was mich später bei den Simulationen völlig verwirrt.

Dann müssen wir nur noch den Referenzbezeichner des Widerstands auswählen, der als unterer Schenkel des Teilers fungiert, und seinen Widerstandswert eingeben.

 

Die Eingangsseite ist nun im PDN-Analyzer fertiggestellt, und wir können mit der Eingabe des restlichen Stromnetzes fortfahren.

Unsere Simulation für die Eingangsgruppe hat jetzt eine Quelle, eine Last, mehrere Widerstandsverbindungen und mehrere Netze.

12V-Schaltregler-Simulation hinzufügen

Wir müssen jetzt den 12V-Schaltmodus-Regler simulieren.

Wir beginnen mit der Erweiterung des VIN-Netzwerks durch die Ferritperle, FB2. Die Ferritperle hat einen Gleichstromwiderstand von 150 Milliohm, den wir für das Reihenbauelement einstellen.

Danach klicken wir mit der rechten Maustaste auf NetC13_2, um eine Last hinzuzufügen. Dieses Mal stellen wir Device Type auf VRM (SMPS) und konfigurieren dann die Input- und Output-Referenzbezeichner. Ich habe den Wirkungsgrad des Reglers schon beim Schaltungsentwurf berechnet, sodass ich diesen sowohl in die Parameter als auch in die Ausgangsspannung eingeben kann.

Jetzt, da der Spannungsregler im Simulationsnetzwerk ist, können wir die Lasten dafür konfigurieren. Dazu müssen wir ein neues Netz für den Spannungsregler schaffen. Hierzu klicken Sie mit der rechten Maustaste auf die VRM-Last und wählen Add VRM to New Network. 

 

In der Simulationsliste haben Sie nun das neue 12V-Netz, das Sie zum Hinzufügen der Lasten im PDN-Analyzer auswählen können.

Die ersten Lasten sind einfach: Die 40 mm 12V-Lüfter, die ich für dieses Projekt vorgesehen habe, haben alle eine maximale Stromaufnahme von etwa 150 mA. Für die Simulation muss lediglich eine Last für jeden der Anschlüsse J4, J5 und J6 hinzugefügt werden.

Für das 12V-Netz gibt es noch einige zusätzliche Anforderungen. Ich möchte den Rückkopplungs-Pin (FB) und den Spannungsteiler simulieren, um sicherzustellen, dass die Spannung am Treiber korrekt ist. Es gibt auch eine LED, die von der 12V-Versorgung ausgeht, sodass auch diese der Simulation hinzugefügt werden sollte. Schließlich betreiben wir auch den IADJ-Pin des LED-Treibers vom 12V-Regler, weshalb wir den Spannungsteiler dafür ebenfalls in das Netzwerk einbinden.

Damit ist das 12V-Versorgungsnetz komplett und wir können zum Kernstück, dem LED-Treibernetz, übergehen.

Simulation des LED-Treibers

So, jetzt sind wir so weit, den LED-Treiber selbst hinzuzufügen. Hier wird die Analyse der Simulationsergebnisse am interessantesten sein. Ich bin besonders an dem Eingang zum Regler und der Masseverbindung des freiliegenden Pads interessiert. Der Eingang zum Regler ist ein einziger Pin in einem ziemlich beanspruchten Areal. Dort könnte die Stromdichte auf der Platine die von mir geplante überschreiten. Das ist zufällig auch der Bereich der Platine, in dem ich die Temperatur so niedrig wie möglich halten muss.

Richten wir das Netzwerk für den LED-Treiber ein, damit wir mit der Analyse weitermachen können!

_{Zum Schluss fügen wir den LED-Treiber zu unserer Simulation hinzu}

Wie üblich beginnen wir damit, VIN durch die Ferritperle zu VIN_DRV zu verlängern.

 

Als Nächstes werde ich den Teiler mit dem MOSFET der Unterspannungsabschaltung einrichten, da ich überprüfen möchte, ob die Spannung an diesem Pin im richtigen Bereich liegt. Man muss nur das VIN_DRV-Netz durch R4 und dann durch IC3 bis zur Last R8 erweitern.

Außerdem müssen wir, bevor wir den LED-Treiber selbst einfügen, LEDVSS zum Netzwerk ergänzen. Dies wird die Masse für den Ausgang unseres Spannungsreglers im Netzwerk sein. Hierbei handelt es sich lediglich um eine Erweiterung von GND über R6 zu LEDVSS.

 

Nachdem nun alle unsere Netzerweiterungen vollständig sind, können wir VIN_DRV eine Last hinzufügen. Auch hier habe ich den Wirkungsgrad des Treibers bereits berechnet, sodass ich ihn genau in das Efficiency-Feld eingeben kann. Zudem kenne ich die Ausgangsspannung.

Damit haben wir unser endgültiges VIN-Netz für diesen Abschnitt des Stromlaufplans. Genau wie beim 12V-Regler müssen wir beim LED-Treiber Add VRM to Network auswählen, um ein neues Netzwerk zu erzeugen, dem wir die LED-Anschlusslast hinzufügen können.

Die Last wird 1,8 A auf dem J3-Anschluss betragen. Das ist der einzige Arbeitsschritt, der auf dem LEDVCC/LEDVSS-Netzwerk erforderlich ist, damit wir die Simulation ausführen können.

Endgültige Simulationseinstellungen im PDN-Analyzer

Bevor wir die Simulation starten, füge ich noch eine Obergrenze für die Leiterbahnenströme hinzu. Es gibt ein paar Stellen, an denen ich eine hohe Stromdichte erwarte: hauptsächlich um den Eingang des LED-Treiberpins herum. Ich möchte sicherstellen, dass diese nicht zu hoch werden.

Um eine Höchstgrenze für die Platine festzulegen, können wir mit der rechten Maustaste auf die Simulation klicken und Settings auswählen. 

Dann in der Registerkarte Limits die maximale Stromdichte auf einer Oberflächenlage auf 60 A/mm2 einstellen. Das ist zwar recht hoch, aber hoffentlich bleibt das Board darunter. Darüber hinaus hoffe ich, falls sie darüber hinausgeht, dass diese Grenze nur direkt am Hals des Treiber-Eingangspins überschritten wird.

Jetzt können wir auf die Schaltfläche Analyze klicken, um zu sehen, was passiert!

Analyse der Simulation

Sogleich wird uns mitgeteilt, dass es in der Simulation eine Überschreitung gibt. Kein toller Anfang, aber dafür ist der PDN-Analysator ja da! Man findet solche Probleme, bevor man mit der Fertigung beginnt.

Um den Fall zu analysieren, sehen wir uns die Netzliste an. Wir stellen fest, dass neben der VIN ein rotes Ausrufezeichen steht, was anzeigt, dass es sich um einen Verstoß oder eine fehlgeschlagene Prüfung handelt.

Beim Blick in das VIN-Netz sehen wir, wo: direkt auf dem VIN_DRV-Netz, das zum LED-Treiber führt.

Wenn Sie mit der Maus über das Netz fahren, das eine Verletzung meldet, sehen Sie, wo der Fehler liegt.

Bedauerlicherweise wird das, was ich bereits für eine sehr hohe Stromdichteobergrenze hielt, noch überschritten. Die Meldung zeigt uns, wo das Problem auf der Platine zu finden ist. Es lässt sich aber auch visuell mit dem Tool Highlight Peak Values im PDN-Analyzer finden. Auf der Suche nach Dingen, die meine Anforderungen übersteigen, stelle ich die Farbskala gerne auf manuell ein und stelle das Maximum auf meinen Grenzwert ein. So wird alles, was darüber liegt, auf der Platine schwarz markiert.

Mithilfe dieser Kombination aus manueller Farbskala und Maxima-Hervorhebung kann das Problem auf der Leiterplatte schnell identifiziert werden. Die Maxima sind eingekreist, und alles über 60 A/mm2 ist in Schwarz sehr auffällig.

_{Die schwarz dargestellte Region befindet sich in dem mit dem VIN_DRV-Netz verbundenen Kupferpolygon und hat eine sehr hohe} 

Dieser Bereich hoher Stromdichte ist ganz und gar nicht das, was ich erwartet hatte. Ich dachte, dass die höchste Stromdichte genau an dem Anschluss liegen würde! Dieses Problem muss behoben werden. Diese Stromdichte führt dazu, dass sich das Kupfer auf der Platine stark erwärmt – in einem Bereich, in dem ich die Erwärmung so weit wie möglich reduzieren möchte. 

Problematisch ist, dass dieser Schaltungsteil recht eng ist und nicht viel Platz für zusätzliche Kupferfläche bietet.

_{Derselbe Bereich ist in dieser 3D-Ansicht direkt unter dem Kondensator (braun in der Mitte) dargestellt.}

Will ich den Eingangsentkopplungskondensator neben dem Pin (dort, wo die hohe Stromdichte ist) nach links verschieben, muss ich den großen Kondensator mit der Diode ebenfalls verschieben. Alle Bauteile sollen aber ungefähr dort liegen, wo sie sind. Also gehe ich zu den Komponenten der Unterspannungsabschaltung, die sich rechts davon befinden. Zwar muss ich dadurch einen Teil der Massefläche opfern, doch die PDIM-Leiterbahn und die Durchkontaktierung durchtrennen diesen Bereich bereits, sodass dies die bessere Option ist. UVLO ist kein empfindliches Netz, also kann es am besten weiter vom Pin entfernt platziert werden.

Mit den versetzten Bauteilen und dem ausgedehnten Polygonzug gibt es viel mehr Leiterfläche in dem Abschnitt, der Probleme bereitete. Jetzt kann ich die Massefläche wiederherstellen und die Simulation wiederholen.

Anscheinend erfüllt die zusätzliche Leiterbahnfläche ihren Zweck. Die Simulation verlief nun ohne Verstöße.

Heben wir jetzt das Maximum hervor, sehen wir, dass es bei der ursprünglich erwarteten Stromdichte liegt. Nur der Pin und der Hals nach unten sind hervorgehoben – perfekt! Hier kann ich nicht viel mehr tun, um diesen Bereich zu verbessern, denn der Pin-Abstand ist meine Beschränkung.

Mit dem Sonden-Werkzeug kann ich mir den Bereich ansehen, der in der letzten Simulation Probleme verursachte. So kann ich sehen, dass die Stromdichte auf 19,19 A/mm2 abgesunken ist – eine fantastische Verbesserung für eine so geringfügige Änderung! Ohne PDN-Analysator hätte ich nicht erkannt, dass dieser Bereich rund um die Kondensatoren vergrößert werden muss.

Ich kann jetzt die Darstellung auf einen manuellen Farbbereich von 0-50 A/mm2 einstellen und sehen, wie die gesamte obere Schicht bei eingeschalteten Netzen aussieht.

Es gibt keinerlei schwarze Bereiche in den Leiterbahnen, sodass die kleine Modifikation das Problem mit der hohen Stromdichte gelöst hat.

Die Masse unter dem LED-Treiber-IC weist erwartungsgemäß eine erhöhte Stromdichte auf. Diese nimmt aber anscheinend auf dem Weg zu den Durchkontaktierungen schnell ab, was aus thermischer Sicht erfolgversprechend erscheint. Schön wäre es, diesen noch weiter zu verbreitern, aber die Induktivität weiter oben schränkt unsere Möglichkeiten ein. Die Stromdichte direkt auf den Durchkontaktierungen ist am höchsten, was bewirken sollte, dass die Durchkontaktierungen nicht nur Strom, sondern auch viel Wärme ableiten.

Überprüfung der Spannungsteiler

Das folgende Beispiel ist zugegebenermaßen ein wenig konstruiert, da meine Spannungsteiler direkt neben dem Pin liegen, an dem sie verwendet werden sollen. Dennoch ist es selbst auf einer so einfachen Platine eine gute Plausibilitätsprüfung. Bei einem komplexeren Board könnte diese Prüfung kritisch sein.

Auch hier kann ich wieder die Sonde verwenden. Diesmal im Spannungsmodus und über die betreffenden Pads schwebend. 

Bewegt man die Maus über den IADJ-Pin des LED-Treibers, sieht es so aus, als ob die Spannung tatsächlich um 165 mV höher ausfallen könnte, als ich berechnet hatte. Ich bin mir nicht sicher, ob dies in der realen Leiterplatte der Fall sein wird. Aber es lohnt sich, meine Checkliste dahingehend zu ergänzen. Sie ist etwa 10 % höher, was im Rahmen der Widerstandstoleranzen liegt, die diese Spannung auf der Leiterplatte beeinflussen.

Schließlich möchte ich überprüfen, ob die UVLO-Spannung über dem Schwellenwert liegt. Wahrscheinlich lohnt es sich, die Simulation mehrere Male zu wiederholen und die Spannung an der VIN-Quelle jedes Mal auf den Minimal- und Maximalwert zu ändern, den ich für das Board erwarten würde. Auf diese Weise kann ich schnell überprüfen, ob die Pins an beiden Extremen der Eingangsspannung die richtige Spannung erhalten. 

Bei Nennspannung sieht die UVLO großartig aus.

Mir persönlich gefällt das Sonden-Werkzeug sehr gut. Es ist für Leiterplatten-Entwickler hervorragend geeignet, das eigene Design zu überprüfen. Die Datentabellen und Pass/Fail-Prüfungen eignen sich ideal zur Überprüfung des Gesamtentwurfs sowie für Berichte, die ich an den Kunden oder das Management schicken kann, aber auch für meinen täglichen Gebrauch. Andererseits ermöglichen mir die Sonden- und visuellen Tab-Tools eine schnelle Überprüfung von Teilbereichen meines Designs, von denen ich vielleicht dachte, dass sie problematisch sind oder eine Plausibilitätsprüfung benötigen. Dies sind die Werkzeuge, mit denen ich die meiste Zeit verbringen werde. Die Visualisierungs- und Prüftools des PDN-Analyzers erledigen das viel schneller, als ich es mittels Formeln und Tabellenkalkulation bzw. durch die Berechnung von Kupferflächen von Hand tun könnte. 

Ergebnis der Simulation

Durch die Simulation diese Baugruppe konnte ich einen Leiterbahnenbereich lokalisieren, der für die gestellten Anforderungen ungeeignet war. Durch die präzise Eingrenzung des Mangels auf dem Layout war es möglich, das Problem mit wenigen Handgriffen zu lösen. Nach der Überarbeitung fiel die Stromdichte in diesem Bereich auf ein Drittel des ursprünglichen Grenzwertes. Ich konnte bestätigen, dass die meisten anderen Leiterbahnen der Platine unter 10 A/mm2 führen. Das bedeutet, dass sie nur gering zur thermischen Belastung des Systems durch ohmsche Verluste beitragen.

Mit dem Sonden-Werkzeug konnte ich ferner zeigen, dass meine Widerstandsteiler tatsächlich die Spannung haben werden, die ich erwarte. Dies dient sowohl zur Überprüfung des Schaltungsentwurfs, als auch um sicherzustellen, dass keine parasitären Widerstandselemente auf der Platine das Netzwerk stören.

Wenn Sie diesen 65W-LED-Treiber ausprobieren möchten, um den Umgang mit dem PDN-Analysator einmal zu üben, finden Sie ihn auf GitHub. Er ist als Open-Source-Design verfügbar. Sie können das Projekt basierend auf diesem Commit herunterladen, bevor Sie den PDN-Analyzer und die Änderungen am Board-Design hinzufügen. 

Wenn Sie es möchten, können Sie Ihren eigenen LED-Treiber entlang des publizierten Designs entwickeln oder den Treiber so aufbauen, wie er ist. Falls Sie auf Probleme stoßen, reichen Sie eine Pull-Request mit Korrekturen ein.

Erfahren Sie mehr über Altium-Projekte oder werfen Sie einen Blick auf weitere Projekte von Branchenexperte Mark Harris. 

Mit dem neuen Altium 365 steht außerdem eine Cloud-Plattform zur Verfügung, mit der Sie eine noch bessere Kommunikation innerhalb Ihres Teams sowie zu Lieferanten gewährleisten können, und zwar von überall aus.

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