Erkennen von DDR4-Impedanzverletzungen im Hochgeschwindigkeits-Leiterplattendesign

Zachariah Peterson
|  Created: September 21, 2020  |  Updated: September 22, 2020
Erkennen von DDR4-Impedanzverletzungen im Hochgeschwindigkeits-Leiterplattendesign

Das Layout und Routing von Hochgeschwindigkeitsschnittstellen kann ohne die richtigen Design- und Analysetools schwierig sein. Protokolle wie Ethernet, USB, DDR oder MIPI erfordern eine präzise Kontrolle der Single-Ended- und differentiellen Impedanz in Ihrem Leiterplattenlayout. Dies wiederum erfordert das Design eines Lagenaufbaus für kontrolliertes Impedanz-Routing mit definierter Leiterbahngeometrie und Rückpfad. Es ist also nicht verwunderlich, dass beim Beginn mit High-Speed-Layout und Routing einige Startschwierigkeiten aufkommen können.

Sobald Sie Ihr Layout und Routing abgeschlossen haben, stellt sich die Frage, ob Ihr Routing korrekt ist. Online-DRCs können Ihnen dabei helfen, Ihre Design-Einschränkungen einzuhalten und Routing-Fehler zu vermeiden, die die Impedanz beeinträchtigen, übermäßiges Übersprechen erzeugen und EMI-Anfälligkeit verursachen können. Wenn Sie jedoch ein Problem wie eine Impedanzvariation haben, kann es ohne den richtigen Feldlöser schwierig sein, das genaue Problem zu identifizieren und zu korrigieren.

AltiumDesigner® bietet PCB-Designern bereits eine Reihe von erstklassigen Layout- und Routing-Funktionen und lässt sich direkt mit den Feldlöser-Dienstprogrammen des Ansys SIwave®-Pakets integrieren. Durch die Kombination dieser Tools bekommen Designer Zugriff auf mehrere integrierte Feldlöser, mit denen sie Signalintegritäts-, Leistungsintegritäts- und EMI-Analysen direkt anhand von PCB-Layoutdaten durchführen können. In diesem Artikel wollen wir uns anschauen, wie diese Tools verwendet werden können, um DDR4-Impedanzschwankungen zu identifizieren, und was diese Impedanzschwankungen verursacht.

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Warum Impedanzvariationen wichtig sind

In einem früheren Blogpost haben wir uns das Mini-PC-Beispielprojekt angesehen, das mit Altium Designer ausgeliefert wird. Mit dem Hybrid-Solver in SIwave haben wir ein EMI-Problem im DDR4-Bereich der Platine gefunden, das mit der Impedanz der Stromversorgungsebene auf der Platine zusammenhing, insbesondere mit dem Netz PLL_1V8 (Lage 6). Neben der Durchführung von DRCs gibt es weitere wichtige Signalintegritätsmetriken, die im Layout vor der Abnahme überprüft werden sollten. Dazu gehören unter anderem:

  • Schwankungen an impedanzgesteuerten Netzen
  • Rückpfade für Hochgeschwindigkeitssignale
  • Übersprechen zwischen Hochgeschwindigkeitsnetzen
  • S-, Y- und Z-Parameter-Extraktion an kritischen Netzen
  • Parasitäre Extraktion auf kritischen Netzen

Die Impedanzvariationen auf bestimmten Netzen können während der Layout-Phase schwer zu erkennen sein. Obwohl Sie ein Impedanzprofil für bestimmte Netzklassen definieren und in Altium Designer problemlos Leiterbahnen mit kontrollierter Impedanz verlegen können, kann sich die Impedanz, die von Signalen auf einer Leiterbahn wahrgenommen wird, während der Arbeit am Layout ändern. Nachdem Sie die Form von Ebenen und Kupfergussbereichen geändert haben, treffen Sie möglicherweise eine Layout-Entscheidung, die die Impedanz auf kritischen Netzen ändert. Ebenso ist es möglich, dass ein Designer bei der Fertigstellung des Layouts für eine komplexe Leiterplatte eine Diskontinuität in den Rückpfad für ein kritisches Signal einbaut. Aus diesem Grund ist es wichtig, zusätzlich zu der in Altium Designer integrierten DRC-Engine bestimmte Verifizierungstools zu verwenden.

Nachdem Ihr Layout in Altium Designer fertiggestellt ist, können Sie mit den Feldlösern in Ansys SIwave Impedanzschwankungen in einer Leiterbahn erkennen. Mit der Ansys  EDB Exporter Erweiterung in Altium Designer können Sie ganz einfach eine Schnittstelle zu SIwave herstellen und Simulationen direkt aus Ihren PCB-Layoutdaten ausführen. Hier konzentrieren wir uns auf DDR4-Netze im Mini-PC-Layout in Altium Designer, und das Impedanz-Scanner-Tool wird verwendet, um alle Impedanzvariationen entlang der DDR4-Netze zu erkennen.

DDR4-Impedanzziele

Die Mini-PC-Platine enthält zwei Onboard-DDR4-DRAM-Chips mit 8 GB, die mit 1866 MHz laufen, und das Routing zwischen dem FPGA und den DDR4-Chips muss impedanzkontrolliert sein. Für die Micron MT40A512M16LY-107E DRAM-Module, die in dieser Platine verwendet werden, ermöglicht die wählbare On-Die-Terminierung 34/40/48 Ohm Single-Ended-Impedanz oder 85/90/95 Ohm differentielle Impedanz (andere Werte sind ebenfalls verfügbar).

Bei einer ersten Betrachtung der Mini-PC-Platine erkennt man einige DDR4-Netze (symmetrische Streifen in Bytelane 1, Lage 7), die sich unterhalb eines Splits zwischen der Leistungsebene PLL_1V8 und einer GND-Ebene (Lage 6) kreuzen. Die untere Hälfte dieser Netze bezieht sich auf die VDD_DDR-Ebene (Lage 8), die die DDR4-Module mit Strom versorgt und an eine Masseebene (Lage 9) angrenzt. Die spezifischen Netze in Bytelane 1 sind unten in Abbildung 1 dargestellt.

DDR4-Impedanzdiskontinuität durch Überschreiten einer geteilten Ebene
Abbildung 1: Zwei Netze, die geteilte Ebenen im Mini-PC-Layout kreuzen (mit roten gestrichelten Linien umrandet).

Hier sehen wir zwei Netze, die sich unter einem Split in der PLL_1V8-Ebene und GND kreuzen, eines davon ist DDR4_DM1 (Teil der DDR4-Bytelane 1). Im Vergleich zum USB_D10-Netz hat DDR4_DM1 einen sehr langen Abschnitt, der zwischen dem Split zwischen PLL_1V8 und GND verläuft. Der Abschnitt von DDR4_DM1, der sich zwischen den beiden Ebenen kreuzt, ist sehr lang, und es ist möglich, dass die Impedanz dieses Leiterbahnabschnitts erheblich von der gewünschten Impedanz abweicht.

Hier zeigt der Simberian Field Solver in Altium Designer, dass die Single-Ended-Impedanz für diese Stripline-Leiterbahnen auf ~42 Ohm ausgelegt wurde (0,15 mm Breite, Dk = 3,6, 0,24 mm zwischen den Lagen 6 und 8). Dieses Design setzt voraus, dass die Ebenen oberhalb und unterhalb der Stripline einheitlich sind, was zu der erforderlichen Impedanz in dieser Geometrie führen würde. Aufgrund der Lücke zwischen den Ebenen erscheint die Stripline asymmetrisch und man würde eine höhere Impedanz in diesem Abschnitt erwarten. Die Impedanz im gesamten DDR4-Abschnitt kann schnell mit dem Feldlöser im Impedanz-Scanner-Tool in Ansys SIwave untersucht werden.

Ergebnisse des Impedanz-Scanners

Die Feldlöser-Ergebnisse des Impedanz-Scanners sind in Abbildung 2 dargestellt. Diese Abbildung zeigt die charakteristische Impedanz jedes Netzes, das zu den Onboard-DDR4-Modulen geroutet wird. Das eingefügte Feld zeigt eine vergrößerte Ansicht des DDR4_DM1-Netzes. Die Impedanz wird visuell mit Hilfe einer Heatmap dargestellt, wodurch die Impedanz bestimmter Abschnitte der Leiterbahn identifiziert und mit dem oben definierten DDR4-Impedanzziel verglichen werden kann.

DDR4-Impedanzdiskontinuität durch Überschreiten einer geteilten Ebene
Abbildung 2: DDR4-Impedanzdiskontinuität visualisiert mit SIwave.

Aus den obigen Ergebnissen ist das Ausmaß der Impedanzabweichung im langen geraden Abschnitt der Leiterbahn sowie im abgewinkelten Abschnitt, der unterhalb der PLL_1V8-Ebene zurückführt, ersichtlich. Der Feldlöser liefert eine Single-Ended-Impedanz von ~44,5 Ohm für die Single-Ended-DDR4-Netze in Abbildung 2. Im langen Abschnitt liefert der Feldlöser eine Impedanz von ~49 Ohm, was die Impedanz knapp am Rande der +/-10 %-Toleranzspezifikation des JEDEC-Standards ansiedelt. Der kürzere Abschnitt liegt mit einer Impedanz von ~53 Ohm deutlich außerhalb der Spezifikation.

Mögliche Lösungen

Der Lagenaufbau auf dieser Platine führt bereits zu Schwierigkeiten bei der Schaffung eines konsistenten Rückpfads für Hochgeschwindigkeitssignale, da Rückströme in die Leistungsebene PLL_1V8 induziert werden, die keine angrenzende Masseebene hat. Im Hinblick auf ein verteiltes Schaltungsmodell verringert sich dadurch die Kapazität pro Längeneinheit der Stripline-Anordnung, was zu der größeren Impedanz in den Simulationsergebnissen führt. Außerdem ist das Routing bereits sehr dicht und die Abstände zwischen diesen Netzen müssen eingehalten werden, um das Übersprechen zu reduzieren.
Mögliche Lösungen für diese Probleme im Layout:

  1. Ändern Sie den Lagenaufbau so, dass die DDR-Netze eine durchgehende Massefläche auf Lage 6 referenzieren.
  2. Versuchen Sie, das Routing in der Nähe der Unterkante der PLL_1V8-Ebene so zu ändern, dass DDR4_DM1 unterhalb von PLL_1V8 sitzt.
  3. Ändern Sie die Spanne der PLL_1V8-Ebene so, dass sie DDR4_DM1 überlappt.

Die beste Lösungist eine Kombination aus den Punkten #2 und #3. Eine Möglichkeit besteht darin, die in Abbildung 3 gezeigten Längenabstimmungsabschnitte zu überarbeiten, um Platz für DDR4_DM1 zu schaffen.

DDR4-Impedanz in der Nähe der Split-Ebene
Abbildung 3: Eine mögliche Lösung zur Beseitigung der Impedanzdiskontinuität auf dem DDR4_DM1-Netz.

Zusammenfassung

Nachdem wir mögliche DDR4-Impedanzverletzungen im Mini-PC-Beispielprojekt von Altium Designer identifiziert hatten, haben wir die Impedanz der DDR4-Netze mit dem Impedanz-Scanner in Ansys SIwave visualisiert. Dadurch konnten wir einen bestimmten Abschnitt des DDR4_DM1-Netzes identifizieren, dessen Impedanz außerhalb der Spezifikation liegt. Einige praktische Lösungen können mit den interaktiven Routing-Funktionen in Altium Designer schnell implementiert werden, und das Design kann bei Bedarf wieder mit SIwave simuliert werden.

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Dank der Ansys EDB Exporter Erweiterung in Altium  Designer® können PCB-Designer Signalintegritäts- und Powerintegritätssimulationen mit Ansys  SIwave® durchführen. Dieses Simulationspaket übernimmt die Daten direkt aus Ihrem PCB-Layout und bietet den Designern Zugriff auf mehrere 3D-Feldlöser für Simulationen und Analysen im Zeit- oder Frequenzbereich.

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Zachariah Peterson verfügt über einen umfassenden technischen Hintergrund in Wissenschaft und Industrie. Vor seiner Tätigkeit in der Leiterplattenindustrie unterrichtete er an der Portland State University. Er leitete seinen Physik M.S. Forschung zu chemisorptiven Gassensoren und sein Ph.D. Forschung zu Theorie und Stabilität von Zufallslasern. Sein Hintergrund in der wissenschaftlichen Forschung umfasst Themen wie Nanopartikellaser, elektronische und optoelektronische Halbleiterbauelemente, Umweltsysteme und Finanzanalysen. Seine Arbeiten wurden in mehreren Fachzeitschriften und Konferenzberichten veröffentlicht und er hat Hunderte von technischen Blogs zum Thema PCB-Design für eine Reihe von Unternehmen verfasst. Zachariah arbeitet mit anderen Unternehmen der Leiterplattenindustrie zusammen und bietet Design- und Forschungsdienstleistungen an. Er ist Mitglied der IEEE Photonics Society und der American Physical Society.

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