5 miti sull'integrità di potenza: edizione AC

Se pensavi che l’integrità del segnale e l’EMI fossero piene di miti, aspetta di incontrare l’integrità di potenza. Nell’elettronica di potenza e nella progettazione PCB, l’integrità di potenza si presenta in due forme: abbiamo già parlato dell’integrità di potenza in DC altrove nel blog, ora è il momento di esaminare i cinque miti più grandi sull’integrità di potenza in AC. Iniziamo subito!

Mito 1: Qualsiasi alimentatore andrà bene

Molte discussioni sull’integrità di potenza ignorano completamente il ruolo del regolatore di potenza e presumono che il regolatore sia teoricamente perfetto. In realtà, i produttori di semiconduttori forniscono componenti per sistemi digitali ad alta velocità insieme a regolatori di potenza progettati appositamente per fornire alimentazione ad alte velocità. I moduli regolatori di tensione tipici per rail di alimentazione digitali ad alta velocità hanno due caratteristiche importanti:

• Sono convertitori buck multifase
• Hanno un’elevata larghezza di banda dell’anello di controllo
• Hanno una bassa induttanza di uscita

Il motivo del primo punto è che i progetti multifase possono funzionare con una frequenza di commutazione effettiva più elevata a basso duty cycle per fase, riducendo così il rumore di commutazione in uscita. Ho descritto questo punto importante in un altro blog.

Tuttavia, per i progetti digitali ad alta velocità, il secondo punto è più importante perché determina quanto rapidamente il regolatore può rispondere ai transitori in uscita e quindi mantenere stabile la tensione di uscita. Il corollario del secondo punto è che il regolatore ha una bassa impedenza di uscita, e tale impedenza deve rimanere bassa fino a frequenze molto elevate. Insieme, questi fattori garantiscono che il regolatore e la struttura della PDN (con i suoi condensatori discreti e la capacità dei piani) possano sopprimere il ripple sul rail di alimentazione quando gli I/O digitali veloci iniziano a commutare.

Mito 2: Un singolo layer di alimentazione è accettabile

Alcuni progetti possono cavarsela con un singolo layer di alimentazione, anche se suddiviso in più rail. Per processori digitali più piccoli, che possono avere meno di 1000 ball in un package BGA, saranno comunque necessarie più tensioni di alimentazione. Tuttavia, il layer di alimentazione potrebbe essere segmentato in rail di grandi dimensioni per fornire tutta la potenza necessaria al processore. Un esempio che mostra il possibile numero e la varietà di rail di alimentazione su un singolo layer che alimenta un grande BGA è riportato di seguito.

Se si tenta di inserire troppi rail di alimentazione su un singolo layer, i rail potrebbero finire per trasportare troppa corrente. In tal caso, potrebbe essere necessario un altro layer di alimentazione per i rail ad alta corrente.

Man mano che i processori diventano più grandi e devono supportare più I/O a velocità più elevate, possono essere necessari più layer di piano di alimentazione, e ciascuno di essi deve avere il proprio piano di massa. Questo è necessario per fornire una capacità di piano sufficiente a mantenere l’impedenza della PDN al di sotto di un target adeguato. Impedenze PDN sub-mOhm fino all’intervallo da 100 MHz a 1 GHz sono la norma con i grandi processori digitali. Esempi di tali processori includono CPU di grandi dimensioni e grandi FPGA con più di 1.000 pin.

Mito 3: I dielettrici a basso Dk sono buoni per l’integrità di potenza

I progetti digitali ad alta velocità utilizzano spesso materiali FR4 avanzati con valori di Dk compresi tra 3 e 4. Questi materiali tendono anche ad avere una bassa dispersione e, insieme al basso valore di Dk, sono vantaggiosi per l’integrità del segnale nei canali ad alta larghezza di banda. Tuttavia, i dielettrici a basso Dk non sono sempre l’opzione migliore per l’integrità di potenza.

Non è che i materiali a basso Dk siano “cattivi” per l’integrità di potenza; piuttosto, un valore di Dk più elevato nella coppia piano di alimentazione-piano di massa può essere un’opzione migliore. Il motivo è che i dielettrici con Dk più elevato forniscono una maggiore capacità di piano a parità di spessore. Per questo motivo, in alcuni casi, uno stackup utilizza un materiale speciale noto come embedded capacitance material (ECM). Questi materiali tendono ad avere tre proprietà importanti:

• Valori di spessore del layer molto piccoli
• Valore di Dk molto elevato
• Valore di Df più elevato rispetto ai materiali FR4 avanzati

Il valore di Df più elevato aiuta a smorzare i transitori ad alta frequenza, mentre l’elevato Dk e il ridotto spessore del layer contribuiscono a fornire una capacità di piano molto alta che arriva fino alla gamma dei GHz. Oltre queste frequenze, prenderà il sopravvento l’impedenza della PDN all’interno del package del processore e determinerà l’integrità di potenza osservata ai bump sul die.

• Scopri di più sugli ECM in questo articolo

Dati che mostrano la diminuzione dell’impedenza della PDN quando viene utilizzato un ECM più sottile nello stackup di un PCB. Possiamo vedere molto chiaramente che il comportamento risonante vicino a 1 GHz si riduce notevolmente grazie all’uso di un materiale ECM più sottile. [Fonte: DuPont]

Mito 4: I tre valori di condensatore

L’indicazione più comune che troverai riguardo alla selezione dei condensatori di disaccoppiamento/bypass è usare tre valori di condensatore distanziati tra loro di una decade, cioè 10 µF, 1 µF e 100 nF. Questo può andare bene per gli ASIC, ma può rapidamente rivelarsi insufficiente per grandi processori digitali che richiedono una bassa impedenza della PDN senza picchi di risonanza. Questo perché le risonanze possono facilmente superare il valore di impedenza target, provocando forti transitori a quelle frequenze che interferiscono con l’erogazione di potenza.

L’immagine qui sotto dal fondamentale articolo del Signal Integrity Journal di Eric Bogatin, Steve Sandler e Larry Smith illustra perché questa potrebbe non essere la selezione ottimale di condensatori per grandi processori digitali che richiedono alimentazione ad alta larghezza di banda.

Impedenza della PDN con più valori di MLCC. [Fonte: Signal Integrity Journal]

Sebbene l’aggiunta di più condensatori riduca la curva di impedenza della PDN, potrebbe essere necessario un numero estremamente elevato per abbassare i picchi di impedenza della PDN al di sotto del valore target. Un approccio migliore consiste nel distribuire i valori dei condensatori oltre i tre valori indicati nella guida di progettazione classica. Questo può smussare i picchi di impedenza della PDN, riducendo così il numero totale di condensatori necessari per mantenere la curva di impedenza al di sotto del valore target.

Mito 5: I condensatori devono sempre essere vicini ai pin VDD/GND

Per processori più piccoli in package quad e ASIC, questa affermazione è effettivamente vera, in particolare quando l’alimentazione non viene fornita tramite una coppia di piani di alimentazione/massa. Ma nei processori digitali più grandi in package BGA, che richiedono coppie di piani alimentazione-massa per raggiungere i pin nella regione interna del package, non è possibile posizionare tutti i condensatori vicino ai pin di alimentazione e di massa.

Quando si utilizzano coppie di piani alimentazione-massa in un progetto con un BGA, l’induttanza del percorso attraverso il piano è molto inferiore all’induttanza di qualsiasi connessione instradata con tracce e via. Una coppia di piani di alimentazione/massa si comporta come una struttura distribuita a bassa induttanza, tipicamente nell’intervallo da 0,1 a 0,5 nH, mentre una combinazione di traccia corta e via introduce da 1 a 2 nH, e percorsi di traccia più lunghi con più via possono raggiungere da 5 a 10 nH o più.

La tabella seguente mostra valori di induttanza di esempio per diversi tipi di connessione, per illustrare perché l’instradamento basato sui piani modifica il vincolo di posizionamento.

Poiché la coppia di piani mantiene bassa l’induttanza dell’interconnessione indipendentemente dalla distanza laterale tra un condensatore di disaccoppiamento e i pin del processore, i condensatori posizionati a diversi millimetri di distanza dal campo BGA possono comunque fornire carica in modo efficace durante eventi transitori. Il vincolo determinante non è la prossimità in termini assoluti, ma l’induttanza del percorso di corrente, e l’alimentazione basata sui piani mantiene tale induttanza ben al di sotto di quanto possano ottenere le connessioni instradate con tracce.

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