Individuare violazioni dell'impedenza DDR4 nella progettazione PCB ad alta velocità

Senza il giusto set di strumenti di progettazione e analisi, le interfacce ad alta velocità possono essere difficili da progettare e instradare. Protocolli come: Ethernet, USB, DDR, MIPI e altri richiedono un controllo preciso dell'impedenza single-ended e differenziale nel tuo layout PCB. Questo, a sua volta, richiede la progettazione di uno stack-up per il routing a impedenza controllata con una geometria di traccia e un percorso di ritorno definiti. Non c'è da meravigliarsi quindi se, inizialmente, alcuni progettisti riscontrano alcune difficoltà con il layout e il routing ad alta velocità.

Una volta completato il layout e il routing, è necessario verificare se il routing è stato eseguito correttamente. I DRC online aiutano sicuramente a: rimanere all'interno dei vincoli di progettazione, prevenire errori di routing che possono compromettere l'impedenza, creare diafonia eccessiva e predisposizione all'EMI (Interferenza ElettroMagnetica). Un problema come una variazione di impedenza può essere difficile da individuare e correggere senza il giusto field solver.

Altium Designer® offre già ai progettisti PCB un set di funzionalità di routing e layout PCB di eccellenza che si integra direttamente con le utilità di field solver nel pacchetto Ansys SIwave®. Le funzionalità combinate di questi strumenti offrono ai progettisti l'accesso a più field solver integrati. Questi permettono di eseguire analisi sull'integrità del segnale e dell'alimentazione e analisi EMI direttamente dai dati del layout PCB. Diamo un'occhiata a come questi strumenti possono essere utilizzati per identificare le variazioni di impedenza DDR4 e le possibili cause di queste variazioni.

Perché le variazioni di impedenza sono importanti

In un precedente articolo del blog, abbiamo esaminato il progetto di esempio Mini PC già preconfigurato in Altium Designer. Utilizzando il solver ibrido in SIwave, abbiamo individuato un problema di EMI nella sezione DDR4 della scheda correlato all'impedenza del piano di alimentazione nella scheda, in particolare alla rete PLL_1V8 (Layer 6). Oltre all'esecuzione di DRC, è necessario verificare altre importanti metriche di integrità del segnale nel layout prima dell'approvazione. Alcuni esempi sono:

• Variazioni di impedenza su tutte le reti a impedenza controllata
• Percorsi di ritorno per i segnali ad alta velocità
• Diafonia tra reti ad alta velocità
• Estrazione dei parametri S, Y e Z sulle reti critiche
• Estrazione degli elementi parassiti sulle reti critiche

Le variazioni di impedenza su reti specifiche possono essere difficili da individuare durante la fase di layout. Sebbene sia possibile definire un profilo di impedenza per classi di rete specifiche e instradare facilmente le tracce con impedenza controllata in Altium Designer, l'impedenza percepita dai segnali su una traccia può cambiare mentre si lavora sul layout. Dopo aver modificato la forma dei piani e delle regioni di colata di rame, è possibile prendere una decisione di layout che modifichi l'impedenza sulle reti critiche. Allo stesso modo, durante il completamento del layout per una scheda complessa, è possibile che un progettista collochi una discontinuità nel percorso di ritorno per un segnale critico. Per questo motivo, è importante utilizzare alcuni strumenti di verifica oltre al motore DRC integrato in Altium Designer.

Una volta terminato il layout in Altium Designer, puoi individuare le variazioni di impedenza in una traccia con i field solver in Ansys SIwave. L'estensione Ansys EDB Exporter in Altium Designer ti consente di interfacciarti facilmente con SIwave ed eseguire simulazioni direttamente dai dati del layout PCB. Qui ci concentreremo sulle reti DDR4 nel layout Mini PC in Altium Designer, lo strumento Impedance Scanner verrà utilizzato per rilevare eventuali variazioni di impedenza lungo le reti DDR4.

Obiettivi di impedenza DDR4

La scheda Mini PC contiene due chip DRAM DDR4 da 8 GB integrati che funzionano a 1866 MHz e l'impedenza del routing tra i chip FPGA e DDR4 deve essere controllata. Per i moduli Micron MT40A512M16LY-107E DRAM utilizzati in questa scheda, la terminazione on-die selezionabile consente un'impedenza single-ended di 34/40/48 Ohm o un'impedenza differenziale di 85/90/95 Ohm (sono disponibili anche altri valori).

Dopo un'analisi iniziale della scheda Mini PC, possiamo osservare alcune reti DDR4 (stripline simmetriche nella corsia dei byte 1, Layer 7) che si intersecano al di sotto di una divisione tra il piano di alimentazione PLL_1V8 e un piano GND (Layer 6). La metà inferiore di queste reti fa riferimento al piano VDD_DDR (Layer 8), che alimenta i moduli DDR4 ed è adiacente a un piano di massa (Layer 9). Le reti specifiche nella corsia dei byte 1 sono visualizzate di seguito nella Figura 1.

Qui vediamo due reti che si intersecano sotto una divisione nel piano PLL_1V8 e GND, una delle quali è DDR4_DM1 (parte della corsia dei byte 1 della DDR4). Rispetto alla rete USB_D10, DDR4_DM1 ha una sezione molto lunga che passa tra la fenditura tra PLL_1V8 e GND. La sezione di DDR4_DM1 che attraversa i due piani è molto lunga, ed è possibile che l'impedenza di questa sezione della traccia differisca significativamente dall'impedenza desiderata.

Qui, il field solver Simberian in Altium Designer mostra che l'impedenza single-ended per queste tracce stripline è stata progettata per essere circa 42 Ohm (0,15 mm di larghezza, Dk = 3,6, 0,24 mm tra i layer 6 e 8). Questa progettazione presuppone che i piani sopra e sotto la stripline siano uniformi, il che fornirebbe l'impedenza richiesta in questa geometria. A causa del divario tra i piani, la stripline appare asimmetrica e ci si aspetterebbe di osservare un'impedenza maggiore in questa sezione. L'impedenza in tutta la sezione DDR4 può essere esaminata rapidamente utilizzando il field solver nello strumento Impedance Scanner in Ansys SIwave.

Risultati dell'Impedance Scanner

I risultati del field solver dell'Impedance Scanner sono visualizzati nella figura 2. Questa figura mostra l'impedenza caratteristica di ciascuna rete instradata ai moduli DDR4 integrati. Il pannello di inserzione mostra un ingrandimento della rete DDR4_DM1. L'impedenza viene mostrata visivamente utilizzando una mappa termica, questa consente di identificare l'impedenza di sezioni specifiche della traccia e confrontarle con l'obiettivo di impedenza DDR4 definito sopra.

I risultati indicati qui sopra mostrano l'entità della deviazione di impedenza nella lunga sezione rettilinea della traccia, nonché nella sezione angolata che riconduce al di sotto del piano PLL_1V8. Il field solver restituisce un'impedenza single-ended di circa 44,5 Ohm per le reti DDR4 single-ended nella figura 2. Nella sezione lunga, vediamo che il field solver restituisce un'impedenza di circa 49 Ohm, che pone l'impedenza appena al limite della specifica di tolleranza di +/-10% secondo lo standard JEDEC. La sezione più corta è fortemente fuori specifica in quanto la sua impedenza è di circa 53 Ohm.

Possibili soluzioni

Lo stack-up in questa scheda provoca già difficoltà nel creare un percorso di ritorno coerente per i segnali ad alta velocità, poiché le correnti di ritorno vengono indotte nel piano di alimentazione PLL_1V8, il quale è privo di un piano di massa adiacente. In termini di modello di circuito distribuito, ciò riduce la capacità per unità di lunghezza della disposizione della stripline, la quale produce l'impedenza maggiore osservata nei risultati della simulazione. Inoltre, il routing è già denso e la distanza tra queste reti deve essere mantenuta per ridurre la diafonia.

Le possibili soluzioni a questi problemi nel layout sono le seguenti:

1. Modificare lo stack-up dei layer in modo che queste reti DDR facciano riferimento a un piano di massa continuo sul layer 6.
2. Provare a modificare l'instradamento vicino al bordo inferiore del piano PLL_1V8 in modo che DDR4_DM1 si trovi sotto PLL_1V8.
3. Modificare l'estensione del piano PLL_1V8 in modo che si sovrapponga a DDR4_DM1.

La soluzione migliore che non vada in conflitto con le raccomandazioni fornite nel precedente articolo del blog è una combinazione dei punti 2 e 3. Un'opzione consiste nel rielaborare le sezioni di regolazione della lunghezza mostrate nella figura 3 per fare spazio a DDR4_DM1.

Riepilogo

Dopo aver identificato possibili violazioni dell'impedenza DDR4 nel progetto di esempio Mini PC di Altium Designer®, l'impedenza delle reti DDR4 è stata visualizzata utilizzando l'Impedance Scanner in Ansys SIwave. Questo ci ha permesso di identificare una sezione specifica della rete DDR4_DM1 con un'impedenza che non rientra nelle specifiche. Alcune soluzioni pratiche possono essere implementate rapidamente con le funzionalità di routing interattivo in Altium Designer e il progetto può essere nuovamente simulato con SiWave, se necessario.

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Grazie all'estensione Ansys EDB Exporter in Altium Designer®, i progettisti PCB possono eseguire simulazioni di integrità del segnale e dell'alimentazione utilizzando Ansys SiWave®. Questo pacchetto di simulazioni estrae i dati direttamente dal layout PCB, offrendo ai progettisti l'accesso a numerosi field solver 3D per simulazioni e analisi nel dominio del tempo o della frequenza.