Analisi della diafonia su interfacce bus in parallelo FIFO e DDR4

Zachariah Peterson
|  Creato: September 28, 2020  |  Aggiornato: April 13, 2022
Analisi della diafonia su interfacce bus in parallelo FIFO e DDR4

I bus ad alta velocità, sia single-ended che differenziali, possono riscontrare un numero qualsiasi di problemi di integrità di segnale. Uno dei problemi principali creato dalla propagazione dei segnali è la diafonia, in cui un segnale si sovrappone a una pista vicina. Per i collegamenti in parallelo, questo fatto è particolarmente problematico in quanto, nei casi più gravi, porta al danneggiamento dei dati. Sebbene sia possibile rallentare il tempo di salita di un segnale, ciò potrebbe richiedere una riduzione del tasso di trasferimento dei dati, il che potrebbe risultare inaccettabile in alcune applicazioni.

Se desideri identificare la diafonia sui bus in parallelo, in caso di bus particolarmente larghi può risultare piuttosto complicato. Per un bus in parallelo a N bit, è necessario eseguire simulazioni di diafonia N (N - 1) per esaminare la diafonia tra ogni possibile combinazione di pista influenzata e influenzante. Una volta che si raggiungono ampie larghezze dei bus, questa operazione diventa molto dispendiosa in termini di tempo se non si ha accesso al giusto set di strumenti di analisi. In genere, è sufficiente estrarre il segnale di diafonia di picco e confrontarlo con le specifiche di segnalazione.

Gli strumenti di progettazione PCB professionale in Altium Designer® includono già un simulatore post-layout per l'esame della diafonia. Tuttavia, è possibile velocizzare l'analisi di diafonia nei bus in parallelo quando si utilizza un field solver potente. È possibile accelerare l'analisi di diafonia sui bus in parallelo e su altri gruppi di segnali importando il layout Altium Designer in Ansys SiWave®. Quando è possibile visualizzare comodamente la diafonia tra i collegamenti in un'ampia interfaccia da parallelo a seriale, è possibile velocizzare l'analisi e correggere rapidamente gli errori nel layout del PCB.

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In cosa consiste l'integrità del segnale sui collegamenti in parallelo?

Negli articoli Identificazione delle EMI in campo vicino nella rete di distribuzione dell'alimentazione di un PCB e Individuare violazioni dell'impedenza DDR4 nella progettazione PCB ad alta velocità, abbiamo preso in considerazione il progetto di esempio Mini PC in Altium Designer ed esaminato le EMI in campo vicino in relazione a un percorso di ritorno mal pianificato e variazioni di impedenza sui collegamenti DDR4. Man mano che i collegamenti DDR4 formano un bus parallelo (contenente segnali differenziali e single-ended), è anche possibile la diafonia su questi collegamenti. Un altro ampio bus in parallelo con possibilità di diafonia tra layer specifici è un bus ampio a 32 bit indirizzato a un'interfaccia da FIFO a USB.

Poiché questi gruppi di collegamenti in parallelo formano bus ampi, analizzare la diafonia su ogni segnale ed estrarre una tensione di diafonia indotta da picco a picco può richiedere molto tempo. A tale scopo, è sicuramente possibile osservare le forme d'onda, ma chi ha voglia di estrarre i valori di segnale dalle forme d'onda per tutto il giorno?

Invece, la diafonia su queste reti può essere estratta direttamente utilizzando i field solver presenti nel Crosstalk Scanner di Ansys SIwave. Una volta terminato il layout in Altium Designer, è possibile utilizzare l'estensione Ansys EDB Exporter per trasferire il progetto in SIwave ed eseguire simulazioni direttamente dai dati del layout PCB. Alcune delle altre importanti metriche sull'integrità del segnale che è possibile esaminare includono:

  • Variazioni di impedenza su collegamenti single-ended e diversificati
  • Percorsi di ritorno per i segnali ad alta velocità
  • Estrazione dei parametri S, Y e Z sulle reti critiche
  • Estrazione degli elementi parassiti sulle reti critiche

In questo esempio, inizieremo esaminando la diafonia single-ended sui collegamenti FIFO, seguita dai collegamenti DDR4. Come vedremo presto, Ansys SIwave offre una comoda visualizzazione che consente di identificare la coppia di collegamenti influenzato/influenzante. È possibile implementare una potenziale soluzione per la coppia di collegamenti e il collegamento modificato può essere analizzato in modo più dettagliato utilizzando gli strumenti di simulazione post-layout in Altium Designer.

Collegamenti da FIFO a USB

La Figura 1 mostra i collegamenti FIFO evidenziati su Layer 1, 5 e 7. Questi collegamenti formano un bus in parallelo a 32 bit con un blocco sincrono single-ended che si collega da FIFO a un CI di interfaccia USB (U33 nel progetto Mini PC). L'abbinamento della lunghezza è stato applicato per evitare lo skew tra il clock sincrono e le linee di dati a 32 bit in questo bus. I collegamenti in questi layer sono separati da ampi piani di massa sui layer intermedi.

Bus FIFO in parallelo a 32 bit
Figura 1: reti FIFO collegate ad un'interfaccia FIFO-USB (U33) nel layout Mini PC. Le linee tratteggiate mostrano le connessioni effettuate a un bus FIFO parallelo a 32 bit.

Collegamenti DDR4

La scheda Mini PC contiene due chip DRAM DDR4 da 8 GB integrati che funzionano a 1866 MHz instradati nella topologia fly-by. Le corsie byte 0 e 1 sono raggruppate insieme con routing stretto e lunghezza corrispondente in un'unica area della scheda, mentre le linee di indirizzo vengono instradate attorno al bordo dei moduli DDR4 nella tipica topologia fly-by. Qui, abbiamo fondamentalmente due bus paralleli da simulare: le linee di indirizzo e le linee DQ/DM che conducono a ciascun modulo. La Figura 2 mostra le linee di indirizzo DQ e DM che verranno esaminate nel layout Mini PC.

Routing DDR4 e bus in parallelo diafonia
Figura 2: collegamenti evidenziati DDR4 single-ended instradati al modulo DRAM (U15) nel layout Mini PC.

Risultati di Crosstalk Scanner

Dopo aver eseguito il Crosstalk Scanner in SIwave per i bus in parallelo mostrati sopra, possiamo osservare esattamente quali coppie di collegamenti mostrano il segnale di diafonia più importante (NEXT e FEXT). Questo strumento utilizza un segnale di impulso idealizzato che corrisponde al tempo di salita/discesa per il FPGA in questa scheda. La tensione da picco a picco può essere visualizzata in un grafico a barre 3D, in cui i nomi dei collegamenti vengono posizionati sugli assi x e y per formare una matrice quadrata simmetrica. I segnali di diafonia FEXT e NEXT prodotti da una determinata coppia di collegamenti possono essere visualizzati anche nel dominio temporale.

La Figura 3 mostra la diafonia da picco a picco (NEXT) per le reti FIFO mostrate nella Figura 1; solo un sottoinsieme delle reti FIFO che portano alla FIFO a USB IC viene mostrato per chiarezza. La tensione da picco a picco per il segnale di diafonia indotto è piuttosto ampia e raggiunge 100 mV o l'8,33% del livello di segnale nominale single-ended (1,2 V) su questi collegamenti. Ciò indica un isolamento relativamente basso, in particolare tra il segnale del clock (USB3_CLK) e alcuni collegamenti dati vicini (il NEXT più forte visto su USB3_D10).

La parte inferiore della Figura 3 mostra il segnale di diafonia estratto da USB3_D2 a USB3_D3 nel dominio temporale. Qui, vediamo che il segnale FEXT è piuttosto basso e raggiunge solo ~10 mV (-21 dB). Al contrario, NEXT è relativamente alto e raggiunge ~100 mV.

Bus in parallelo e FIFO diafonia
Figura 3: la diafonia (NEXT) per i collegamenti FIFO nel layout Mini PC.

La Figura 4 mostra la diafonia da picco a picco (NEXT) per i collegamenti DDR4 mostrati nella Figura 2; solo un sottoinsieme delle reti nella Figura 2 viene mostrato per chiarezza. La tensione da picco a picco per il segnale di diafonia indotto non supera 7,5 mV, o lo 0,625% del livello nominale del livello di segnale in modalità comune su questi collegamenti single-ended. Ciò equivale a un isolamento minimo di -22 dB tra i collegamenti di indirizzo, che è sufficiente per i sistemi di memoria ad alte prestazioni. Gli altri collegamenti nella sezione DQ/DM presentano un isolamento molto più elevato. Infine, le sezioni indirizzo e DQ/DM sono chiaramente separate da uno spazio sufficiente per cui la diafonia non è problematica.

Routing DDR4 e bus in parallelo diafonia
Figura 4: NEXT per alcuni collegamenti DDR4 single-ended indirizzati al modulo DRAM (U15) nel layout Mini PC.

Poiché la scheda Mini PC è un sistema lineare che non varia nel tempo (LTI) e il campo elettromagnetico non passa attraverso alcun supporto non lineare polarizzato, ci si aspetterebbe ragionevolmente che il sistema sia reciproco, vale a dire che il segnale di diafonia sarà lo stesso se i collegamenti influenzati e influenzanti vengono scambiati. Questo può essere riscontrato nei risultati della diafonia per i collegamenti FIFO e DDR4. Poiché il bus DDR4 rientra nei limiti di diafonia individuati nei sistemi di memoria ad alte prestazioni, possiamo concentrarci sulle potenziali modifiche al bus FIFO.

Riduzione della diafonia sul bus FIFO

Quando ispezioniamo il layout FIFO e i risultati NEXT, è chiaro che la diafonia induttiva domina nelle piste di questo bus. Pertanto, la soluzione naturale, in questo caso, consiste nel ridurre l'induttanza di queste piste rendendole più ampie o portandole più vicine al piano di riferimento. Quest'ultima opzione non è fattibile in un layout completo, soprattutto considerando le soluzioni proposte nei nostri blog precedenti di questa serie.

Sebbene la modifica dello stack-up non sia sufficiente, c'è però spazio sui livelli 1, 5 e 7 per ampliare le piste. È necessario mantenere una spaziatura tra le piste per evitare un aumento della capacità reciproca man mano che tali piste vengono distribuite. Se guardiamo la Figura 1, il bus FIFO dovrebbe essere esteso verso il lato destro dell'immagine. La corrispondenza della lunghezza dovrà essere applicata man mano che le modifiche vengono applicate alle piste nel bus FIFO.

Riepilogo

La diafonia delle interfacce del bus in parallelo nel progetto di esempio Mini PC di Altium Designer è stata esaminata utilizzando Crosstalk Scanner in Ansys SIwave. Sono stati identificati dei collegamenti specifici nei bus FIFO e DDR4 ai fini della modifica utilizzando una comoda visualizzazione con diafonia, che riepiloga i segnali indotti di diafonia per coppie di collegamenti influenzato e influenzante. Inoltre, il meccanismo di diafonia dominante (induttivo o capacitivo) può essere identificato osservando le forme d'onda nel dominio temporale, che consente di determinare una soluzione da implementare in Altium Designer.

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Grazie all'estensione Ansys EDB Exporter in Altium Designer®, i progettisti PCB possono trasferire il layout PCB in Ansys SiWave® ed eseguire diverse simulazioni di integrità e di potenza del segnale. Questo pacchetto di simulazioni estrae i dati direttamente dal layout PCB, offrendo ai progettisti l'accesso a numerosi field solver 3D per simulazioni e analisi nel dominio del tempo o della frequenza.

Sull'Autore

Sull'Autore

Zachariah Peterson ha una vasta esperienza tecnica nel mondo accademico e industriale. Prima di lavorare nel settore dei PCB, ha insegnato alla Portland State University. Ha condotto la sua Fisica M.S. ricerche sui sensori di gas chemisorptivi e il suo dottorato di ricerca in fisica applicata, ricerca sulla teoria e stabilità del laser casuale. Il suo background nella ricerca scientifica abbraccia temi quali laser a nanoparticelle, dispositivi semiconduttori elettronici e optoelettronici, sistemi ambientali e analisi finanziaria. Il suo lavoro è stato pubblicato in diverse riviste specializzate e atti di conferenze e ha scritto centinaia di blog tecnici sulla progettazione di PCB per numerose aziende. Zachariah lavora con altre società del settore PCB fornendo servizi di progettazione e ricerca. È membro della IEEE Photonics Society e dell'American Physical Society.

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