PCB 설계 과정 개념

John Medina
|  작성 날짜: 이월 3, 2019  |  업데이트 날짜: 사월 17, 2020

골든 게이트 브리지와 같은 건축 걸작이나 파리의 노트르담 대성당과 같은 역사적 건물을 본 적이 있나요? 그들이 어떻게 그런 아이디어를 떠올리고 실행했는지 궁금해 한 적이 있나요? 몇 가지 단어가 떠오릅니다: 계획, 계획 그리고 조정.

PCB 및 SOC 패키지 디자인도 비슷한 면이 있습니다. 즉, 부품, 회로 인터페이스, 전력 평면, 수천 개의 신호, 비아 전환 및 많은 디자인 규칙이 전기적으로 안정적으로 작동하고, 필요한 성능을 제공하며, 기계적 형태 요소의 제약과 한계를 고려하여 함께 작동해야 하는 퍼즐과 같다는 의미입니다.

PCB 디자인의 구성 요소

좋은 입력 체크리스트를 따르는 것의 중요성

입력 체크리스트를 갖는 것은 엔지니어로 하여금 생각하게 만들고, 문서화된 커뮤니케이션 형태를 생성하여 기본적으로 일을 시작하게 합니다. 체크리스트는 많은 것을 정의할 수 있으며 PCB 디자인 여정을 시작하기 위한 출발점을 제공합니다. 또한, 엔지니어가 디자인에서 무엇을 찾고 있는지에 대해 반성할 시간이기도 합니다. 지금까지 엔지니어는 대부분의 경우 회로도와 부품 검색에 몰두해 왔으므로 전기적으로 생각하고 있습니다(아마도), 이제는 물리적으로 생각하기 시작할 시간입니다, 웃음. 즉, 전자가 PCB에서 어떻게 흐를지, 그리고 필요한 것이 무엇인지에 대해 생각하기 시작하는 것입니다.

저는 사용하는 체크리스트가 있으며, 그것은 기본적인 것들을 포함하고 있습니다. 디자인을 할수록 이것은 근육 기억으로 내려갑니다. 레이아웃을 담당하는 엔지니어라면, 마음이 이제 PCB 디자이너처럼 생각하도록 구부러지게 됩니다. 예를 들어, 이제는 부품 번호보다는 참조 지정자를 더 많이 생각하게 될 수 있습니다. 초기에는 실행 가능성 연구를 수행하고 입력 체크리스트가 그 단계를 시작합니다. 필요한 기본 항목은 BOM, 기계적 입력, 라우팅/디자인 규칙, 전체 두께, 임피던스 요구 사항, 고려해야 할 가장 작은 피치 부품으로 필요한 비아 구조를 정의하는 데 도움이 되며, BGA 수학을 수행합니다.

기계적 협업 - 유지보수 및 높이 제한

MCAD와 협업하는 것은 프로젝트를 시작하는 데 필수적입니다. 시작부터 기계적 요구 사항과 동일한 페이지에 있어야 합니다. 전체 보드 두께, 커넥터 위치/회전, 배치 금지 영역, 그리고 마운팅 홀은 정확하게 정의되어야 하며 PCB 디자인 초기에 고려되어야 합니다. 이것은 여러분이 곧 건설할 건물의 기초입니다. 프레임워크는 디자인을 맞출 수 있는 물리적 제약과 치수이므로, 정확성이 디자인의 성공에 결정적임을 알 수 있습니다. 과거에 MCAD에서 하단 뷰로 기계적 보드 윤곽을 보여주고 이것이 ECad로 상단 뷰로 들어가는 경우를 보았습니다. 이것은 부품 배치에 영향을 미칠 것이므로, 이런 실수를 하지 마십시오. 뷰가 정확한지 확인하고 가능한 경우 .idf 또는 .idx 파일을 공유하고 같은 단계 모델 파일을 포함하십시오. 이것은 성공적인 MCAD 협업을 보장할 것입니다. 또한, 히트 싱크 마운팅 홀을 이동할 수 있는 위치를 협상할 시기일 수도 있지만, 부품 배치도 제한을 지시할 것입니다. 예를 들어, 고핀수 BGA를 모서리에 배치하고 신호로 완전히 채워진 것이 제안된 경우, 이제 모서리에서 라우팅을 시도하며 더 많은 신호 레이어가 필요하게 될 것이므로 반박할 때입니다.

라우팅 규칙의 중요성

라우팅 또는 설계 규칙은 PCB 설계를 점검하는 역할을 합니다. 저는 종종 문서화된 규칙을 기차가 달려야 하는 철로에 비유합니다. 하루나 한 시간마다 변경되고 추적하기 어려운 여러 이메일보다 한 문서에 규칙이 정의되어 있으면, 설계의 성능에 중요한 항목을 놓치거나 잊어버리기 쉽고, PCB 설계자가 하나로 소통하며 유산 문서를 제공할 수 있습니다. 문서 형태의 규칙 아이디어는 설계가 준수해야 하는 제약 조건 또는 설계 규칙으로 종종 언급되는 CAD 도구에 규칙을 채우는 데 사용됩니다. 이에는 설계가 타이밍, 노이즈 및 제조 요구 사항을 충족하기 위해 따라야 할 물리적 및 전기적 규칙이 포함됩니다.

고속 라우팅 및 시뮬레이션 - 전력 전달 개념

디자인이 모양을 갖추기 시작하고, 규칙이 정해지며, 배치와 전원 평면이 정의되고 있는 지금은, 디자인에 존재한다면 가장 중요한 인터페이스와 가장 도전적인 고속 회로를 배치할 좋은 시기입니다. 전체 디자인에 적합한 스택업을 염두에 두는 것이 좋습니다. 표준 비아 크기를 사용하고 좋은 수율 측면비를 달성하려고 할 때, 그 회로를 테스트하고, 배치하고, 라우팅한 다음 시뮬레이션하는 시간입니다. 네, 최적의 성능을 위한 요구 사항을 충족하는지 확인하기 위해 중요한 네트워크가 라우팅된 직후에 바로 시뮬레이션하세요. 이때 다른 스택업이나 비아 구성이 필요하다는 것을 알게 될 수 있습니다. 예를 들어, 12GBPS를 달성하려고 하고, 18층짜리 .093 두께의 보드에 스루 홀 비아를 사용하고 있다면, 비아 스터브가 성능을 달성하기에 너무 많은 반사를 일으키고 있다는 것을 알게 될 수 있습니다. 블라인드 및 버리드 비아나 백 드릴링 또는 다른 보드 스택업 및 인터페이스 선택과 같은 다른 옵션을 고려해야 할 수도 있습니다.

위에서 설명한 네 단계는 성공적인 PCB 설계를 위한 틀을 구축하는 데 있어 중요한 발판을 제공해야 합니다. 이러한 단계를 따른 경험은 일관된 결과를 낳는 데 도움이 되었습니다. 먼저 틀을 마련하는 것이 중요하다고 생각합니다. 다음 단계는, 시뮬레이션이 성공적이었나요? PCB 설계 보드 구성이나 비아 구조, 비아 크기 또는 낮은 Dk와 손실을 가진 제작 재료를 변경해야 했나요? 시뮬레이션에서 많은 것을 배울 수 있으며, 이는 앞으로 나아가는 길을 닦는 데 도움이 될 것입니다.

이러한 항목들은 시뮬레이션 또는 계산이 이루어지고 고속 인터페이스의 초기 중요 라우팅/조정 후에 나타나야 합니다. 그래서 모든 것이 작동한다면, 과정에서 다음은 무엇일까요? 여기서 어디로 가야 하나요? 스택업을 확인할까요? 설계의 조직은 어떻게 할까요?

그것이 바로 제가 2부에서 논의할 내용입니다:

  • 기술별 스택업 정의 - 트레이스 폭 목표
  • 네트와 제약 조건, 클래스 간 규칙을 조직하고 과도하게 제약하는 것.
  • 설계 규칙에 따른 플로어플래닝
  • 전환 및 라우팅 계획을 위한 비아 패턴/배치 사용
  • 고급 수준의 SOC 칩 설계와 SIP 또는 SOC를 사용한 PCB 설계 계획 방법.

주의를 기울여 주셔서 감사합니다. 여기서 마치겠습니다. 여러분의 의견과 피드백을 환영합니다.

PCB 설계에 행복을 빕니다…

작성자 정보

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With over 30 years of extensive experience in PCB and Package design,
training and Signal integrity analysis using state of the art tool sets,
including Expedition, CES (Constraint Editor System), Altium, Hyperlynx,
Interconnectix (ICX), Power SI,  Boardstation RE/XE and Allegro v16.x
including CMS (Constraint Management System).
 
John has expertise in complex PCB designs, and delivering training of PCB design tools and methodologies, including: HDI, high speed, RF, mobile wireless products, mixed technology designs, signal and power integrity verification and analysis
using Hyperlynx tool suite, and Hyperlinx DRC.
 
John has worked at Northrop Grumman completing PCB designs for Aerospace
and Military products and has previously worked for Apple, HP, Agilent, Nokia and
Cisco and built teams that deliver complex HDI CPU designs. He has also implemented a PCB Process and tool flows, which includes SI Tools for verification and worked at Intel doing Package Flip-Chip design for server team.
Recently John worked for Mentor Graphics as a Field Application Engineer. He supported Qualcomm, Northrop Grumman and Intel providing expertise and training for
Package/PCB co-design utilizing Xpedition Package Integrator. He has experience with Calibre LVS DRC. John also has a pending patent on Bump Compensation methodology.

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