PCB設計プロセスの概念

John Medina
|  投稿日 2019/02/3, 日曜日  |  更新日 2020/04/17, 金曜日

ゴールデンゲートブリッジのような建築の傑作や、パリのノートルダム大聖堂のような歴史的建造物を見たことはありますか?そして、どのようにしてそのアイデアが生まれ、実行されたのか疑問に思ったことはありますか?いくつかの言葉が思い浮かびます:計画、計画、そして調整。

PCBとSOCパッケージデザインもそれに似ていて、つまり、部品、回路インターフェース、電源プレーン、数千の信号、ビアの遷移、そして多くの設計ルールが電気的に健全であり、必要な性能を持ち、かつ機械的なフォームファクターの制約と限界とも協働できるようにまとまる必要がある、真のパズルのようなものです。

PCBデザインの構成要素

良い入力チェックリストに従うことの重要性

エンジニアが考え、文書化されたコミュニケーションの形を作り出し、基本的に話を進める手助けとなるのが、入力チェックリストです。チェックリストは多くのことを定義でき、PCB設計の旅を始める出発点となります。また、エンジニアに設計で何を求めているのかを反映する時間でもあります。これまでのところ、エンジニアはほとんどの場合、電気的に考えており、(願わくば)回路図や部品探しに没頭していましたが、これからは物理的になる時です、笑。つまり、PCB上で電子がどのように流れるか、何が必要かを考え始めるということです。

私は基本を含むチェックリストを使用しています。設計を重ねるほど、これは筋肉記憶になります。レイアウトを行うエンジニアであれば、あなたの考え方はPCBデザイナーのように変わるでしょう。たとえば、部品番号よりも参照指定子を考えるようになるかもしれません。実現可能性の調査を行うのは早い段階で、入力チェックリストがそのフェーズを開始します。基本的に必要な項目はBOM、機械的入力、ルーティング/設計ルール、全体の厚み、インピーダンス要件、考慮すべき最小ピッチ部品で、必要なビア構造を定義するのに役立ちます。BGAの計算を行います。

機械的な協力 – キープアウトと高さ制限

プロジェクトを開始する上で、MCADとの協力は不可欠です。最初から機械的要件と同じページにいることが重要です。全体の基板厚、コネクタの位置/回転、配置のキープアウト、取り付け穴は、PCB設計の早い段階で正確に定義され、考慮されなければなりません。これは、あなたがこれから建てる建物の基礎です。フレームワークは、設計を適合させるための物理的制約と寸法であり、設計の成功には正確さが重要であることがわかります。過去には、MCADからの機械的ボードのアウトラインが底面図として示され、ECadには上面図として入ってくることがありました。これは部品配置に影響を与えますので、このようなことはしないでください。ビューが正しいことを確認し、可能な限り.idfや.idxファイルを共有し、その能力があれば同じステップモデルファイルも含めてください。これにより、成功したMCAD協力が保証されます。また、ヒートシンクの取り付け穴を移動できる場所を交渉する時期かもしれませんが、部品の配置も制限を決定します。例えば、高ピンカウントのBGAを角に配置し、信号で完全に埋め尽くされている場合、今が押し返す時です。なぜなら、角からルーティングを試みる際に詰まってしまい、より多くの信号層が必要になるからです。

ルーティングルールの重要性

ルーティングまたは設計ルールは、PCB設計をチェックするためのものです。私はしばしば、文書化されたルールを列車が走るべき線路として参照します。1つの文書で定義されたルールは、毎日または毎時変更され、追跡が困難な多数のメールと比較して、設計のパフォーマンスにとって重要な項目を見落としたり忘れたりすることが非常に容易になり、PCBデザイナーが一丸となってコミュニケーションを取り、レガシードキュメントを提供します。文書形式のルールのアイデアは、設計が遵守しなければならない制約や設計ルールとしてしばしば言及される、CADツールにルールを入力するために使用されます。これには、設計がタイミング、ノイズ、製造要件を満たすために従う物理的および電気的なルールが含まれます。

高速ルーティングとシミュレーション - 電力供給コンセプト

デザインが形になり始め、ルールが定められ、配置と電源プレーンが定義されている今、デザイン上に存在する場合、最も重要なインターフェースと最も挑戦的な高速回路をレイアウトするのに適した時期です。全体のデザインに適したスタックアップを念頭に置くことが良いアイデアです。標準的なビアサイズを使用し、良好な収率アスペクト比を目指しながら、その回路をテストし、配置してルーティングし、そしてシミュレートする時期です。はい、重要なネットがルーティングされたら、最適なパフォーマンスの要件を満たしているかどうかを確認するために、今シミュレートします。この時点で、異なるスタックアップやビアの配置が必要であることがわかるかもしれません。たとえば、12GBPSを達成しようとしており、18層の.093厚さのボードでスルーホールビアを使用している場合、ビアスタブがパフォーマンスを達成するために反射を引き起こしていることがわかるかもしれません。盲孔ビアや埋没ビア、バックドリリング、または異なるボードスタックアップやインターフェースの選択を検討する必要があるかもしれません。

上で述べたこれら4つのステップは、成功したPCB設計のための枠組みを構築するための足がかりとなるはずです。これらのステップに従った私の経験は、一貫した結果をもたらしてくれました。まずは枠組みを構築することが重要だと信じています。次のステップは、シミュレーションが成功したかどうかです。PCBデザインのボード構成やビア構造、ビアのサイズ、またはDkが低く損失が少ない製造材料を変更する必要がありましたか?シミュレーションから多くを学ぶことができ、それが前進への道を築く助けとなります。

これらの項目は、シミュレーションや計算が行われ、高速インターフェースの初期の重要なルーティング/チューニングの後に明らかになるべきです。では、すべてがうまくいった場合、プロセスの次のステップは何ですか?ここからどこへ行くべきですか?スタックアップを確認しますか?設計の組織化ですか?

それが、私がパート2で議論する内容です:

  • 技術ごとのスタックアップ定義 - トレース幅の目標
  • ネットと制約の整理、クラス間ルール、過剰な制約の設定。
  • 設計ルールに基づくフロアプランニング
  • ルーティングの計画と遷移のためのビアパターン/配置の使用
  • 高度なレベルのSOCチップ設計と、SIPまたはSOCを使用したPCB設計の計画方法。

ご注目いただきありがとうございます。ここで終わりますが、皆さんのコメントやフィードバックをお待ちしています。

楽しいPCB設計を…

筆者について

筆者について

With over 30 years of extensive experience in PCB and Package design,
training and Signal integrity analysis using state of the art tool sets,
including Expedition, CES (Constraint Editor System), Altium, Hyperlynx,
Interconnectix (ICX), Power SI,  Boardstation RE/XE and Allegro v16.x
including CMS (Constraint Management System).
 
John has expertise in complex PCB designs, and delivering training of PCB design tools and methodologies, including: HDI, high speed, RF, mobile wireless products, mixed technology designs, signal and power integrity verification and analysis
using Hyperlynx tool suite, and Hyperlinx DRC.
 
John has worked at Northrop Grumman completing PCB designs for Aerospace
and Military products and has previously worked for Apple, HP, Agilent, Nokia and
Cisco and built teams that deliver complex HDI CPU designs. He has also implemented a PCB Process and tool flows, which includes SI Tools for verification and worked at Intel doing Package Flip-Chip design for server team.
Recently John worked for Mentor Graphics as a Field Application Engineer. He supported Qualcomm, Northrop Grumman and Intel providing expertise and training for
Package/PCB co-design utilizing Xpedition Package Integrator. He has experience with Calibre LVS DRC. John also has a pending patent on Bump Compensation methodology.

関連リソース

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