Hình ảnh trên cho thấy một PCB với hai tụ điện lớn có thể được sử dụng làm tụ điện đầu ra cho một VRM, sau đó có thể cung cấp điện DC cho một mạch tích hợp. Tuy nhiên, bo mạch này che giấu một nguồn cảm kháng quan trọng: mặt phẳng nguồn và thanh nguồn.
Nếu bạn đang làm việc với một thành phần kỹ thuật số tốc độ cao, có một số quy tắc đơn giản về tính toàn vẹn nguồn điện mà bạn nên tuân theo. Sử dụng cặp mặt phẳng, tụ điện giảm nhiễu và tụ điện né tránh là điểm khởi đầu để thiết kế PDN trong PCB của bạn sao cho có trở kháng yêu cầu. Có một đại lượng đôi khi bị bỏ qua khi xây dựng mô phỏng trở kháng PDN: cảm kháng lan truyền của cặp mặt phẳng của bạn. Đại lượng này đóng một vai trò đơn giản một cách lừa dối trong việc xác định cảm kháng dẫn vào chân nguồn điện vào của một thành phần.
Tất cả các thành phần dẫn điện trong PCB của bạn có thể có một số yếu tố nhiễu, bao gồm cặp mặt phẳng. Yếu tố mà chúng ta thường quan tâm là dung kháng mặt phẳng, cung cấp dung kháng bổ sung để giúp PDN của bạn giảm nhiễu ở tần số cao. Trong mô phỏng PDN DC, chúng ta xem xét dẫn điện DC để cố gắng phát hiện mất mát điện năng. Có một yếu tố nhiễu bổ sung trong cặp mặt phẳng: cảm kháng lan truyền.
Nói một cách đơn giản, độ tự cảm lan truyền là độ tự cảm được tạo ra bởi đường dẫn dòng điện kéo dài giữa hai mặt phẳng và các thành phần mạch kết nối chúng. Trong mạng PDN của một PCB, độ tự cảm lan truyền được xác định bởi vòng dòng điện kéo dài từ mạng tụ bù, dọc theo mặt phẳng nguồn, vào đầu vào tải, và trở lại dọc theo mặt phẳng đất đến tụ điện. Nó không tương đương với độ tự cảm vòng được hình thành bởi đường dẫn dòng điện này, nó chỉ là phần của tổng độ tự cảm được đóng góp cụ thể bởi mặt phẳng. Các yếu tố đóng góp vào trở kháng cặp mặt phẳng được hiển thị dưới đây:
Tại sao chúng ta nên sử dụng thuật ngữ “độ tự cảm lan truyền”? Thuật ngữ này được sử dụng để chỉ rằng dòng điện “lan truyền” trong cặp mặt phẳng nguồn và đất, nó không theo một đường thẳng. Dòng điện được giới hạn trong một khu vực hẹp giữa đầu ra decap và đầu vào via. Thay vì theo một đường thẳng nghĩa đen giữa hai điểm này trên mặt phẳng, dòng điện lan ra trong mặt phẳng nhưng không hoàn toàn lấp đầy đồng trong cặp mặt phẳng.
Việc hạn chế dòng điện trong mặt phẳng có một hậu quả quan trọng đối với thiết kế PDN: cuối cùng, việc tăng diện tích mặt phẳng không nhất thiết làm giảm độ tự cảm lan truyền. Điều này là bởi vì, với một mặt phẳng lớn, dòng điện sẽ không tiếp tục lan truyền dọc theo đường dẫn dòng điện. Thay vào đó, bạn chỉ có thể thay đổi hai khoảng cách khác nếu bạn muốn điều chỉnh độ tự cảm lan truyền như sau:
Nói chung, các hệ thống điện tuyến tính bất biến theo thời gian (LTI) có thể được mô hình hóa như mạch RLC, và ý tưởng tương tự áp dụng cho cặp mặt phẳng với độ tự cảm lan truyền. Hình dưới đây cho thấy cách độ tự cảm lan truyền dọc theo một mặt phẳng nguồn sẽ được mô hình hóa trong một sơ đồ để sử dụng trong mô phỏng. Phần của mặt phẳng kết nối từ C-Plane đến OUT chứa hai thành phần: một độ tự cảm (L-Plane) và một điện trở (R-Plane). L-Plane là độ tự cảm lan truyền của chúng ta được xác định bởi vòng dòng điện hình thành trong PDN. Cùng với C-Plane, ba thành phần này chứa tất cả các thành phần phụ liên quan đến cặp mặt phẳng.
Kỹ thuật mà chúng ta sẽ có thêm các yếu tố bổ sung dọc theo mạch GND tương ứng với giá trị R-Plane cho mặt đất và một yếu tố L-Plane bổ sung cho kết nối via, nhưng chúng ta có thể gộp chúng vào trong các yếu tố R-Plane/L-Plane nếu muốn. Điều quan trọng là cách kết nối sẽ được thực hiện với các thành phần khác trong sơ đồ trên. PWR là đầu ra từ mạng lưới tụ bù. Các yếu tố RL nối tiếp từ PWR đến OUT mô hình vị trí của mạng lưới tụ bù.
Như chúng tôi đã chỉ ra ở trên, điều này có nghĩa là bạn có một cách đơn giản để giảm độ lan truyền của cảm kháng: đưa các tụ bù gần hơn với chân cấp nguồn vào trên IC tải, hoặc giảm khoảng cách giữa các mặt phẳng. Ngoài ra, bạn có thể sử dụng nhiều via hơn để cố ý lan truyền dòng điện trong mặt phẳng nguồn bằng cách đặt các via kết nối từ mảng decap đến nguồn cấp điện song song. Hoặc, nếu bạn đang sử dụng một thành phần BGA lớn, chỉ cần đặt các decaps trực tiếp ở mặt sau của bảng mạch để giảm thiểu độ lan truyền của cảm kháng.
Vậy còn các tụ nối mát có kết nối với cặp mặt phẳng thì sao? Khoảng cách giữa các tụ có gây ra một số độ tự cảm không? Câu trả lời là “có”, nó có độ tự cảm, nhưng độ tự cảm này có thể dễ dàng giảm bằng cách đặt các tụ rất gần nhau. Chúng ta nên có thể thấy điều này ở trên: việc đặt các tụ gần nhau cơ bản là đặt d = 0.
Một hướng dẫn tốt để theo dõi là sử dụng các tụ có kích thước vỏ nhỏ nhất có thể nhưng vẫn đáp ứng được thông số dung lượng yêu cầu của bạn. Kích thước vỏ 0402 là một lựa chọn chung cho các bảng mạch tốc độ cao trừ khi bạn thiết kế cho mật độ cực cao và cần kích thước vỏ 0201/01005. Trong những tụ này, giá trị ESR sẽ không đáng kể, điều này thực sự có thể là một điều tốt, và các giá trị ESL thường thấp hơn.
Thật không may, không có phương trình dạng đóng nào bạn có thể sử dụng để tính toán độ tự cảm lan truyền. Việc tính toán bao gồm một số tích phân với sự mở rộng hàm riêng. Cách nhanh nhất là xuất thiết kế của bạn vào một ứng dụng giải quyết trường. Nếu bạn muốn tìm hiểu thêm, có một nguồn tài liệu nghiên cứu toàn diện được tìm thấy trong văn học nghiên cứu:
Gói SPICE tích hợp trong Altium Designer® có thể giúp bạn thực hiện một loạt các mô phỏng, bao gồm cả mô phỏng PDN. Khi bạn sẵn sàng phát hành các tệp này cho các cộng sự của mình để thực hiện các mô phỏng nâng cao hơn, nền tảng Altium 365™ làm cho việc hợp tác và chia sẻ dự án của bạn trở nên dễ dàng. Mọi thứ bạn cần để thiết kế và sản xuất điện tử tiên tiến đều có thể tìm thấy trong một gói phần mềm.
Chúng ta mới chỉ khám phá bề mặt của những gì có thể thực hiện với Altium Designer trên Altium 365. Bắt đầu dùng thử miễn phí Altium Designer + Altium 365 ngay hôm nay.