Đo lường Tham số S và Lỗi trong Tính Toàn vẹn Năng lượng

Dù bạn nhìn vào đâu, có vẻ như các thông số S (S-parameters) không bao giờ biến mất! Chúng là công cụ bắt buộc để hiểu một số hệ thống, như kết nối hay ăng-ten, trong khi các thông số mạng khác đôi khi có thể cung cấp một hiểu biết khái niệm tốt hơn về hành vi điện. Những thông số này thường được dành riêng cho tính toàn vẹn tín hiệu trong số các kỹ sư điện tử, nhưng nếu bạn tìm kỹ lưỡng, bạn sẽ thấy rằng các thông số S cũng được sử dụng cho tính toàn vẹn công suất. Điều này nên có ý nghĩa trực quan đơn giản từ góc độ dòng công suất: Công thức ban đầu của Kurokawa về các thông số S được đề cập theo công suất được mang bởi một tín hiệu, vậy tại sao không sử dụng điều này cho tính toàn vẹn công suất?

Trong thiết kế PDN, đặc biệt là cho các thành phần số tốc độ cao, chúng ta quan tâm đến việc thiết kế để có trở kháng PDN thấp. Trở kháng PDN thấp dẫn đến sự giảm thiểu các biến động điện áp đo được giữa các đường ray nguồn cho một dòng điện chuyển tiếp nhất định. Các tham số mạng có thể được sử dụng để mô tả PDN và xác định trở kháng của nó, nhưng việc sử dụng các tham số S yêu cầu phải sử dụng trở kháng tham chiếu (cổng) phù hợp để tính toán trở kháng PDN một cách chính xác. Hãy xem xét cụ thể làm thế nào lỗi trong các phép đo tham số S lan truyền vào các phép đo tham số Z trong một trường hợp đơn giản để có cái nhìn trực quan, sau đó tôi sẽ thảo luận về PDN N-cổng tổng quát và cách lỗi trong ma trận tham số S tạo ra lỗi trong ma trận trở kháng.

Tham số S và Tính toàn vẹn nguồn

Khi đo các thông số S, mỗi lần đo sẽ bị giới hạn băng thông và lấy mẫu rời rạc. Điều này dẫn đến các lỗi trong quá trình đo không thể tránh khỏi. Nói cách khác, các thông số S bạn đo không phải là các thông số S thực sự, dẫn đến vấn đề về nguyên nhân. Vì thông số S có thể được sử dụng để tính toán các thông số mạng khác (bao gồm cả thông số Z), vậy lỗi thông số S ảnh hưởng như thế nào đến lỗi thông số Z? Hãy xem xét điều này đối với một PDN 2 cổng, sau đó là một PDN N-cổng.

Lỗi trong PDN 2 cổng với S11 lớn

Đầu tiên, hãy xem xét lỗi trong một PDN 2 cổng vì đây là một vấn đề dễ giải quyết để chúng ta có thể thu được một số hiểu biết. Để bắt đầu, chúng ta có thể sử dụng một phép chuyển đổi cơ bản để liên kết các thông số S trong PDN của chúng ta trở lại với các thông số Z, sau đó tính toán các thông số Z trong tình trạng có một số lỗi.

Trong phương trình sau, tôi đã định nghĩa tự trở kháng PDN của mình dưới dạng ma trận tham số S cho PDN trong trường hợp có 2 lỗi. Thuật ngữ e là lỗi S₁₁/S₂₂ của tôi, và thuật ngữ f là lỗi S₂₁/S₁₂ của tôi. Giả sử tính cảm ứng đối xứng được giữ vững (S_ij = S_ji), chúng ta có:

Chỉ tập trung vào các khía cạnh quan trọng của tự trở kháng, chúng ta giả sử PDN là có tính chất cảm ứng và không mất mát. Trong trường hợp này, các tham số S là S₂₁ = S₁₂ = 0 và S₁₁ = S₂₂, và phương trình trên giảm xuống thành sự chuyển đổi quen thuộc giữa S₁₁ và tự trở kháng. Chúng ta có thể có được một ước lượng tốt về lỗi Z₁₁ nếu chúng ta lấy sự khác biệt giữa lỗi cao và thấp như đã định nghĩa ở trên, và bằng cách đặt các thuật ngữ lỗi bình phương về không (tức là, e² << e). Điều này đưa ra biểu thức đơn giản sau cho các lỗi trong trở kháng PDN do lỗi đo lường trong S₁₁:

Trong ví dụ này, giả sử rằng S₁₁ = -0.9 trong PDN lý tưởng không mất mát của chúng ta. Trong trường hợp này, lỗi 1% trong việc đo tham số S dẫn đến lỗi 10.5% trong Z₁₁. Đó là sự khuếch đại lỗi lên 10 lần!

Điều này có vẻ như là một sai sót lớn, nhưng nó phù hợp với nhận xét từ các chuyên gia khác trong lĩnh vực này. Cụ thể, chú ý đến nhận xét trên trang 8 của nghiên cứu này từ Keysight, nơi một lỗi 1-2% trong việc đo tham số S dẫn đến việc đo trở kháng PDN từ 300 đến 400 mOhm. Chỉ để kiểm tra lại một cách hợp lý, hãy áp dụng điều này vào ví dụ của chúng ta. Khi trở kháng thực sự là ~10 mOhm và sử dụng trở kháng cổng VNA tiêu chuẩn là 50 Ohm, chúng ta có S₁₁ = -0.9996 và lỗi đo Z₁₁ là 250%. Những sự không phù hợp trở kháng lớn như vậy tại cổng đầu vào là cực kỳ không mong muốn khi chúng ta đang cố gắng sử dụng tham số S để xác định trở kháng PDN.

Lỗi trong PDN 2-Cổng với S11 Nhỏ

Giờ hãy giả sử trở kháng tham chiếu của tôi được đưa lại gần hơn nhiều với trở kháng PDN của tôi sao cho S₁₁ = 0.1 với sai số lên đến 1%. Sai số trong Z₁₁ giờ chỉ còn 2.02%. Khi chúng ta có sự khớp nối rất chặt chẽ với trở kháng PDN thực tế, chúng ta có sự giảm sai số trong giá trị Z₁₁ được tính toán. Hóa ra, giá trị S11 quan trọng trong ví dụ này, nơi mà sai số trở kháng PDN của bạn sẽ khớp hoàn hảo với sai số đo lường tham số S của bạn là S₁₁ = 0.268.

Điều này nên cho thấy làm thế nào một sự không khớp trở kháng lớn làm tăng sai số đo lường tham số S khi tính toán các tham số trở kháng cho một PDN 2-cổng. Lưu ý rằng điều này phụ thuộc vào tần số, nhưng quy trình áp dụng cho mỗi phép đo tần số; bạn có thể có trở kháng chính xác ở một số tần số, và kết quả của bạn có thể rất không chính xác ở những tần số khác. Điều này sau đó có thể được mở rộng ra các mạng N-cổng bằng cách sử dụng chuyển đổi tham số S sang Z chung.

Sai số trong PDN N-Cổng

Vấn đề với cổng N-port thì phức tạp hơn nhiều khi phải xử lý một cách phân tích; điều này đòi hỏi sử dụng ma trận tham số Z tổng quát cho mạng N-port (bao gồm trở kháng tự thân và trở kháng chuyển). Nói chung, bạn sẽ cần thực hiện quy trình tương tự như đã được trình bày ở trên, nhưng với ma trận chuyển đổi tham số S sang Z tổng quát cho mạng N-port:

Điều này đòi hỏi một lượng đại số khổng lồ chỉ để suy ra một biểu thức liên quan lỗi tham số S với lỗi tham số Z. Do đó, vấn đề giải quyết ma trận như vậy cho một tập hợp các phép đo tham số S và trở kháng cổng tốt nhất nên được giải quyết bằng Matlab hoặc Mathematica. Điểm ở đây là, lỗi sẽ tỷ lệ nghịch với sản phẩm của các bình phương (1 - S). Do đó, chúng ta sẽ có một tình huống mà một PDN với N cổng ra sẽ cần phải giảm trở kháng tham chiếu xấp xỉ bởi một yếu tố N để đảm bảo lỗi sẽ thấp.

Trở kháng tham chiếu nào nên được sử dụng?

Từ cuộc thảo luận trên, có vẻ như bạn sẽ muốn giảm thiểu sự không khớp trở kháng càng nhiều càng tốt nếu bạn đang sử dụng một VNA để đo các tham số S cho một PDN N-cổng, sau đó sử dụng những phép đo này để xác định ma trận trở kháng. Điều này sẽ giúp bạn có được sai số nhỏ nhất có thể trong các giá trị Z-parameters cho một sai số đo lường S-parameter nhất định. Vì trở kháng PDN ở mức mOhm, trở kháng tham chiếu của bạn cũng nên ở mức mOhm, không phải ở mức 50 Ohm thường được thiết lập trong các VNA thương mại.

Cuối cùng, nếu bạn áp dụng việc chuẩn hóa lại để giảm tham chiếu S-parameter xuống gần với trở kháng PDN hơn (có thể xuống tới 50 mOhms), thuật ngữ sai số cũng lan truyền không tuyến tính vì việc chuẩn hóa bao gồm hoạt động nhân S-parameter. Nói cách khác, có thể có một số giá trị S-parameter được bình phương, có thể làm tăng sai số trong các giá trị Z-parameter bạn tính toán. Tôi sẽ để người đọc tự quyết định, chỉ cần áp dụng phương trình sau và tính toán các giá trị Z-parameter với các quy trình tôi đã mô tả ở trên.

Khi bạn cần thiết kế PDN của mình để đảm bảo cung cấp điện ổn định và khả năng sản xuất, hãy sử dụng bộ tính năng hoàn chỉnh về bố trí và định tuyến trong Altium Designer^®. Công cụ xếp chồng và bố trí mạch trong Altium Designer là tốt nhất để tạo ra các bảng mạch chất lượng cao đồng thời vẫn duy trì hiệu suất làm việc.

Khi bạn đã hoàn thành thiết kế và muốn chia sẻ dự án của mình, nền tảng Altium 365^™ giúp việc hợp tác với các nhà thiết kế khác trở nên dễ dàng. Chúng ta mới chỉ khám phá bề mặt của những gì có thể thực hiện với Altium Designer trên Altium 365. Bạn có thể kiểm tra trang sản phẩm để biết mô tả tính năng sâu hơn hoặc một trong những Hội thảo Trực tuyến Theo Yêu cầu.