Phân tích và Mô hình hóa Trở kháng Mạng Lưới Nguồn (PDN): Từ Sơ đồ đến Bố trí

Tính toàn vẹn nguồn điện ảnh hưởng đến nhiều khía cạnh hiệu suất trong PCB, và việc đảm bảo tính toàn vẹn nguồn điện trong thiết kế số bắt đầu bằng việc đảm bảo bố cục PCB có trở kháng Mạng Lưới Cung Cấp Điện (PDN) thấp. Có một số khía cạnh cơ bản của trở kháng PDN và một số bước thiết kế cơ bản giúp nhà thiết kế đạt được trở kháng PDN tương đối thấp trong một PCB. Nếu không có trở kháng thấp, các sự cố nguồn điện có thể khiến các thành phần trong bảng mạch hoạt động không chính xác do những biến động điện áp lớn trên đường ray nguồn, có thể sau đó lan truyền đến tín hiệu và xuất hiện như là jitter dọc theo các cạnh tăng hoặc giảm.

Phân tích PDN diễn ra trong hai chế độ: miền thời gian và miền tần số. Nếu bạn có thể xây dựng một số mô hình chính xác hợp lý cho trở kháng PDN, bạn có thể sau đó so sánh các phản ứng tạm thời trên PDN với giới hạn biến động nguồn điện trong các thành phần hiện đại. Phân tích PDN cũng diễn ra trong miền tần số, điều này sẽ cho phép nhà thiết kế xác định các băng thông tín hiệu và mức nguồn điện có thể được hỗ trợ trong một hệ thống số hoặc tương tự.

Tại sao Phải Thực Hiện Phân Tích Trở Kháng PDN?

Mục tiêu trong việc thiết kế mạng lưới cung cấp điện trong một PDN là để đảm bảo điện DC và/hoặc AC có thể đến được nơi cần thiết. Các bộ điều chỉnh điện có đầu ra trở kháng thấp, do đó chúng ta muốn tạo ra một đường dẫn trở kháng thấp có thể cung cấp điện cho các thành phần tải trên PDN bất cứ khi nào cần điện. Cách điện được cung cấp và tiêu tán phụ thuộc vào việc chúng ta xem xét hệ thống AC hay DC. Các hệ thống số tốc độ cao và hệ thống tương tự sẽ có cả hai thành phần hiện diện ở một số khu vực của hệ thống, vì vậy chúng ta cần xem xét đến tính toàn vẹn của điện từ cả hai khía cạnh.

Phân Tích PDN DC

Trong các hệ thống DC với các thành phần có tính cản, việc cung cấp điện là một khái niệm tương đối đơn giản; điện được giảm trên tải dựa trên trở kháng của tải. Vì lý do này, phân tích PDN DC chủ yếu chỉ xem xét mất mát điện năng trở kháng (IR drop) xuyên suốt các dẫn điện dẫn đến tải trong PCB. Điều này đòi hỏi một số tính toán về mật độ dòng điện trong các mặt phẳng và thanh điện được sử dụng cho việc phân phối điện, sau đó có thể được hình dung như một bản đồ mã màu trong bố cục PCB.

Phân tích DC PDN thường bị bỏ qua như một phần của thiết kế hệ thống số. Tuy nhiên, nó vẫn quan trọng vì các hệ thống số hiện đại hỗ trợ các IC lớn với nhiều IO tốc độ cao (như FPGA) sẽ cần rút một lượng lớn dòng điện bất cứ lúc nào. Để đảm bảo việc cung cấp điện không nhiễu, các hệ thống số dựa vào phân tích độ toàn vẹn điện AC.

Phân tích AC PDN

Việc cung cấp phần điện AC phức tạp hơn và dễ gặp vấn đề nhiễu. Trong quá khứ, với các thành phần TTL hoạt động ở điện áp lõi cao (5 V logic bão hòa), có thể bỏ qua nhiều vấn đề về độ toàn vẹn điện vì các mạch logic trong các thành phần này có biên độ nhiễu rất lớn. Các thành phần số ngày nay thường hoạt động ở điện áp lõi 3V3 hoặc thấp hơn với biên độ nhiễu mỏng hơn và số lượng IO cao hơn. 

Ngắn gọn, trở kháng AC PDN sẽ ảnh hưởng đến các khía cạnh sau của mạch của bạn:

• Nhiễu trên bus nguồn. Ripple trong điện áp PDN được tạo ra bởi các dòng điện thoáng qua trên PCB của bạn tương tác với trở kháng phản ứng cao ở một số tần số nhất định. Lưu ý rằng, vì trở kháng của PDN là một hàm của tần số, nên ripple điện áp gây ra bởi chuyển mạch cũng sẽ là một hàm của tần số. Cần lưu ý rằng các dao động thoáng qua này xuất hiện bất kể mức độ nhiễu chuyển mạch trong đầu ra từ bộ điều chỉnh điện áp của bạn.

• Giảm chấn trong nhiễu bus nguồn. Lượng điện trở và tổn thất trong lớp laminate điện môi sẽ quyết định liệu ripple trên bus nguồn xuất hiện dưới dạng dao động (tức là, dao động thoáng qua chưa giảm chấn) hay đã bị quá giảm chấn. Đây là một vấn đề có thể xảy ra nếu tụ tách điện của bạn có kích thước không chính xác hoặc nếu bạn không tính đến tần số tự cộng hưởng của tụ tách điện trong mạng tách điện của mình.

• Mức tách điện cần thiết. Hầu hết các tụ điện có thể không đủ để đảm bảo tách điện trong các PCB có logic nhanh do tần số tự cộng hưởng tương đối thấp của chúng (~100 MHz đến ~1 GHz). Do đó, các nhà thiết kế sử dụng tụ điện có kích thước nhỏ/có độ Dk cao (ví dụ: 0201 MLCCs) và dung điện giữa các mặt phẳng để cung cấp đủ tách điện.

• Đường dẫn dòng điện quay lại. Dòng điện quay lại của bạn sẽ theo con đường có ít điện trở nhất (đối với dòng điện DC) hoặc ít phản ứng nhất (đối với dòng điện AC). Trở kháng trong mạng lưới đất của bạn sẽ thay đổi theo không gian, phụ thuộc một phần vào liên kết ký sinh giữa các vết tín hiệu và PDN. Để tạo vòng lặp dòng điện quay lại chặt chẽ nhất trong PDN, tốt nhất là sử dụng các mặt phẳng để đảm bảo độ tự cảm lan truyền tối thiểu và dung điện mặt phẳng tối đa trong toàn bộ PDN.

• Jitter thời gian. Vì các tín hiệu có thời gian truyền hữu hạn, dòng điện bùng phát được rút từ các tụ tách điện và bộ điều chỉnh sẽ mất một khoảng thời gian để đến được thành phần chuyển mạch. Khi một bùng phát thoáng qua của dòng điện truyền đến IOs, dao động thoáng qua sẽ can thiệp vào tín hiệu đầu ra, hiệu quả là tạo ra jitter trong thời gian tăng của tín hiệu. Nói chung, jitter thời gian do nhiễu đường nguồn tăng lên theo cường độ nhiễu và khoảng cách giữa bộ điều chỉnh và thành phần. Trên các bảng mạch lớn, jitter RMS có thể đạt đến mức độ nanosecond.

Những vấn đề này có thể được giảm bớt bằng cách định tuyến nguồn sử dụng các lớp mặt phẳng, với mặt phẳng nguồn và mặt phẳng đất được đặt cạnh nhau trong chồng lớp PCB, và bằng cách sử dụng nhiều mặt phẳng song song. Các loại vật liệu cách điện có hằng số điện môi cao với đặc tính hao tổn giữa các lớp mặt phẳng được ưa chuộng, như vật liệu dung lượng tích hợp. Khi các cặp mặt phẳng được bao gồm, điều quan trọng là phải hiểu cách mô hình và mô phỏng tác động của các mặt phẳng và mạng lưới giảm nhiễu đối với tính toàn vẹn nguồn và trở kháng tổng thể của PDN.

Mô hình Mạch cho Phân Tích Trở Kháng PDN

Bạn có thể mô hình phổ trở kháng của PDN và phản ứng biến thiên của nó trực tiếp từ sơ đồ của bạn, miễn là bạn tính đến các yếu tố nhiễu trong PDN của mình. Trong mô hình dưới đây, bạn sẽ nhận thấy một số phần tử mạch, nhưng mô hình này chỉ bao gồm hai thành phần thực sự. Thành phần đầu tiên là nguồn cung cấp/bộ điều chỉnh của bạn, có trở kháng đầu ra Z(out) được chỉ định và thường là một chuỗi RL. Thành phần thứ hai là tụ giảm nhiễu, có dung lượng lý tưởng là Cc1. Các phần tử mạch còn lại là nhiễu. Các giá trị Rs và Ls được dự định để mô hình hóa trở kháng dẫn điện tự nhiên và độ tự cảm mặt phẳng nguồn nhiễu, tương ứng. Các phần tử Rp, Lp, và Cp tính đến sự ghép nối nhiễu giữa mặt phẳng nguồn và mặt phẳng đất (tức là, dung lượng ghép nối giữa các mặt phẳng).

Phần tử Lp trong mặt phẳng có thể được loại bỏ hoặc giảm đáng kể bằng cách định tuyến nhiều via cung cấp/hoàn trả vào cặp mặt phẳng. Đây chính là cách thức thực hiện để cung cấp kết nối nguồn và mặt đất cho các thành phần có số chân cao, như các BGA lớn cung cấp nhiều tín hiệu tốc độ cao. Do đó, nhiều mô hình trở kháng PDN trong SPICE sẽ bỏ qua phần tử này.

Parasitics của Die và Gói

Hy vọng rằng, nhà thiết kế tinh tế đã nhận thấy rằng sự đóng góp từ trở kháng của gói và die không được bao gồm trong phân tích trên vì chúng được tích hợp vào tải trong PDN. Những yếu tố này cũng cần được tính toán trong PDN vì chúng chứa các parasitics điện dung và cảm ứng.

Trong một mô phỏng PDN, như trong SPICE, chúng ta thường bỏ qua các parasitics của gói vì chúng ta chỉ quan tâm đến điện áp đạt đến cuối mỗi đường ray trong PDN. Nếu chúng ta muốn bắt đầu liên kết điện áp đường ray PDN với hành vi của đầu ra, thì chúng ta cần một mô hình cho các parasitics của gói và các mạch logic thực tế cần nguồn. Đối với một nhà thiết kế PCB, điện dung die không đủ được khắc phục bằng một tụ bypass giữa các chân PWR và GND trên gói. Điện dung có thể được chọn bằng cách đầu tiên xem xét các tần số của bất kỳ cực nào trong PDN và nhắm mục tiêu những cái này với các tụ SRF phù hợp.

Mục tiêu Phân tích

Trước khi phân tích mô hình này, bạn cần xác định hoặc ước lượng giá trị của các phần tử khác nhau trong mô hình của mình. Giá trị của tụ bù rất dễ xác định; lấy chúng từ bảng dữ liệu của tụ điện bạn mong muốn. Điện dung giữa các lớp cũng dễ dàng ước lượng sơ bộ; chỉ cần sử dụng hằng số điện môi cho chất nền của bạn, diện tích của các lớp đất/năng lượng chồng lên nhau, và khoảng cách giữa chúng trong cấu trúc xếp chồng của bạn, và bạn biết được điện dung giữa các lớp Cp. Các giá trị R còn lại có thể được tính toán dựa trên kích thước đường dẫn dự định của bạn. Các giá trị L cần được ước lượng từ độ tự cảm vòng lặp xấp xỉ cho mỗi phần của mạch; những giá trị này thường có thứ tự từ pH đến vài nH.

Mục tiêu của bạn khi phân tích mô hình này là hai lớp:

1. Xác định trở kháng giữa cực + và cực - ở phía bên phải như một hàm số của tần số. Điều này có thể được thực hiện với một phép quét tần số đơn giản.

2. Kiểm tra xem trở kháng PDN có nhỏ hơn trở kháng mục tiêu của bạn không. Một cách đơn giản để tính trở kháng mục tiêu là sử dụng dòng điện mà một IC chuyển mạch sẽ rút vào PDN và sự biến thiên điện áp cho phép:

3. Kiểm tra hành vi của các tín hiệu biến thiên bằng cách thêm một nguồn dòng điện song song với nguồn cấp điện (đặt cực dương trước Z(out)). Đặt nguồn dòng điện để cung cấp một xung dạng delta với tổng điện tích Q được hiển thị trong phương trình dưới đây, hoặc để cung cấp một dòng điện bước. Điều này sẽ hiệu quả cho bạn biết lượng tổng dung lượng cần thiết để cung cấp một luồng dòng điện cho một IC chuyển mạch.

4. Kiểm tra xem cộng hưởng cấu trúc tần số thấp nhất có lớn hơn băng thông mà IC chuyển mạch của bạn yêu cầu hay không. Ý tưởng là giảm thiểu nhiễu và EMI trên băng tần rộng nhất có thể.

Lưu ý rằng điểm #3 được dùng để mô hình hóa phản ứng biến thiên do các IC chuyển mạch ở hạ lưu. Nếu bạn có 10 IC sẽ chuyển mạch đồng thời và tất cả chúng đều rút cùng một dòng điện biến thiên vào PDN, thì độ lớn xung của bạn sẽ lớn hơn gấp 10 lần, và trở kháng mục tiêu của bạn cần nhỏ hơn gấp 10 lần cho một điện áp nhiễu nhất định. Sau khi bạn đã kiểm tra ba điểm này, bạn có thể tiếp tục với việc giải thích kết quả của mình và xác định những bước thiết kế bạn có thể thực hiện để giảm thiểu sự biến động công suất trong PDN của mình.

Cách Giải Thích Kết Quả Phân Tích Trở Kháng PDN của Bạn

Các mô phỏng SPICE trong sơ đồ là bước đầu tiên để phân tích hiệu quả của PDN trong một PCB. Các dữ liệu khác nhau cần được trích xuất và phân tích trong từng lĩnh vực; Các điểm #1-#3 ở trên có thể được kiểm tra trong sơ đồ hoặc bố cục PCB, nhưng Điểm #4 chỉ có thể được xác định chính xác trong bố cục PCB.

Kết quả SPICE Từ Mô hình Mạch

Về các Điểm #1 và #2 ở trên, bạn có thể sử dụng SPICE để kiểm tra xem trở kháng PDN có nhỏ hơn trở kháng mục tiêu ở tất cả các tần số cho đến một băng thông tối đa nhất định (đối với tín hiệu số) hoặc trong phạm vi tần số liên quan bạn sẽ sử dụng (đối với tín hiệu tương tự) hay không. Nếu điều này là đúng, và bạn đã tính toán trở kháng của mình dựa trên trường hợp mỗi IO chuyển đổi đồng thời, thì PDN của bạn có cơ hội lớn hơn hoạt động như ý định mà không gặp bất kỳ vấn đề nào về tính toàn vẹn tín hiệu.

Điểm #3 có thể được kiểm tra bằng cách mô phỏng phản ứng chuyển tiếp trong PDN của bạn. Các đỉnh cụ thể trong phổ trở kháng là các cực trong hệ thống LTI, và chúng sẽ xuất hiện như một dao động không đủ giảm xóc trong kết quả phân tích chuyển tiếp. Nếu phản ứng chuyển tiếp không đủ giảm xóc, thì bạn cần đưa dao động này vào trạng thái giảm xóc tới hạn/được giảm xóc quá mức, hoặc bạn cần đặt các cực này ở trở kháng thấp với giá trị tụ điện cụ thể. Điều này đòi hỏi sử dụng tụ điện giải nối lớn hơn hoặc sử dụng tụ điện có độ tự cảm hiệu quả thấp hơn. Tụ điện giải nối của bạn nên được kích thước để cung cấp lượng điện tích xung như đã nêu ở trên, nhưng bạn hoàn toàn có thể thử sử dụng tụ điện giải nối lớn hơn để thay đổi điều kiện cho cộng hưởng PDN thấp nhất sao cho phản ứng chuyển tiếp được giảm xóc quá mức hoặc nhỏ đến mức không thể đo được.

Ngoài vấn đề về kích thước tụ bù và tự cộng hưởng đã đề cập ở trên, kết quả từ điểm #3 nên minh họa lý do tại sao dung lượng tụ giữa các lớp được liệt kê là một yêu cầu để bù đắp đúng cách cho ICs với logic nhanh hơn 1 ns. Ngoài việc sử dụng các tụ bù cực lớn với tần số tự cộng hưởng rất cao (những loại này có sẵn trên thị trường), việc đặt các lớp mặt đất và lớp nguồn ở các lớp liền kề về mặt lịch sử là cách duy nhất để cung cấp mức độ bù đắp yêu cầu trong một PDN. Lưu ý rằng, dù bạn tăng dung lượng tụ giữa các lớp hay dung lượng tụ bù bằng cách sử dụng nhiều tụ, làm cho dung lượng này đủ lớn sẽ đưa phản ứng chuyển tiếp vào trạng thái quá giảm, hiệu quả loại bỏ nó.

Kết Quả Sau Bố Cục

Điểm #4 phải được xem xét từ bố cục PCB vì nó phụ thuộc vào sự lan truyền sóng. Sắp xếp các lớp trong một PDN có thể hoạt động như một ăng-ten vá lớn trở thành nguồn của EMI khi cung cấp các đợt dòng điện chuyển tiếp nhanh. Hành động chuyển mạch trong PDN có thể kích thích cộng hưởng dẫn đến phát xạ mạnh từ mép bảng mạch. Điều này đòi hỏi, ít nhất, một máy giải phương trình trường tần số 2D để mô phỏng sự lan truyền sóng bên trong các lớp nội bộ của PCB và phát xạ gần trường hoặc xa trường tiếp theo.

Khi một số khu vực của PDN được phát hiện có sự cộng hưởng mạnh, điều này chỉ ra rằng trở kháng PDN ở khu vực đó có thể rất cao. Do đó, bạn sẽ muốn giảm trở kháng ở khu vực này, hoặc bằng cách thêm nhiều tụ điện hoặc bằng cách xác định và sửa chữa một số yếu tố trở kháng cao trong bố cục PCB. Điều này có thể đơn giản như loại bỏ sự không liên tục của đường trở về trong PDN.

Với các công cụ thiết kế và phân tích PCB mạnh mẽ trong Altium Designer^®, bạn có thể phân tích tất cả các khía cạnh của sơ đồ và bố cục của mình, và bạn có thể xác định các vấn đề về tính toàn vẹn tín hiệu có thể xuất hiện trong các PCB phức tạp. Những công cụ này được xây dựng dựa trên một động cơ thiết kế tuân theo quy tắc thống nhất, cho phép bạn thực hiện các DRC quan trọng trong suốt quá trình thiết kế. Bạn cũng sẽ có quyền truy cập vào một bộ đầy đủ các tính năng lập kế hoạch và tài liệu sản xuất trên một nền tảng duy nhất. Khi bạn sẵn sàng gửi thiết kế của mình cho một người hợp tác hoặc nhà sản xuất, hãy sử dụng nền tảng Altium 365 để chia sẻ các tệp thiết kế của bạn và duy trì hiệu suất làm việc.

Chúng ta mới chỉ khám phá bề mặt của những gì có thể thực hiện với Altium Designer trên Altium 365. Bắt đầu dùng thử miễn phí Altium Designer + Altium 365 ngay hôm nay.