Zuverlässigkeitsdaten von SAP

Eine der Fragen, die mir regelmäßig bezüglich des A-SAP™-Prozesses von Averatek gestellt wird, lautet: „Welche Daten können Sie vorlegen, um die Zuverlässigkeit von PCBs zu demonstrieren?“ Dies ist eine ausgezeichnete Frage und ein interessantes Blog-Thema. Ich werde spezifisch Daten von mit Averateks A-SAP™-Prozess hergestellten Leiterplatten teilen, einschließlich D-Coupon, IST- und SIR-Ergebnissen, und werde auch einige weniger offensichtliche Wege erkunden, wie SAP-Prozesse die Gesamtzuverlässigkeit von Leiterplatten verbessern können.

Für diejenigen, die nicht mit dem semi-additiven PCB-Prozess vertraut sind, verweisen wir bitte auf einige unserer vorherigen Blogs. Wir haben die Grundlagen der SAP-Verarbeitung durchgegangen, kürzlich einige der häufigsten Fragen zum Aufbau von gedruckten Schaltkarten betrachtet, einige der „Designregeln“ oder „Gestaltungsrichtlinien“, die sich nicht ändern, wenn man mit diesen ultra-hochdichten Feature-Größen entwirft, erforscht und den Gestaltungsraum um die Möglichkeit der Nutzung dieser ultra-hochdichten Leiterbahnbreiten in den BGA-Fluchtbereichen und breiteren Leiterbahnen im Routing-Feld erkundet. Der Vorteil ist eine Reduzierung der Schichtanzahl in der Schaltung und die Sorge gilt der Aufrechterhaltung der 50-Ohm-Impedanz. Eric Bogatin hat kürzlich ein Whitepaper veröffentlicht, das genau diesen Vorteil und diese Sorge analysiert.

Lassen Sie uns mit den offensichtlichen Zuverlässigkeitskriterien beginnen: D-Coupons, IST-Coupons, Peel-Stärke-Tests und SIR-Tests. Ok, vielleicht ist SIR nicht das offensichtlichste Kriterium, das ich auswählen könnte, aber da der A-SAP™-Prozess ein Palladium-basiertes Katalysatorsystem nutzt, um die ultra-dünne Schicht von chemisch abgeschiedenem Kupfer zu erreichen, gab es Bedenken, dass das Palladium nach der Verarbeitung leitfähig bleibt, daher habe ich es hier aufgenommen.

Oberflächenisolationswiderstandstest:

Jeder verbleibende Palladiumkatalysator auf der Laminatoberfläche wird nicht leitend und verschlechtert die Isolation zwischen den Leitern. Dies wird durch vergleichbare Ergebnisse zwischen A-SAP™ und subtraktivem Ätzprozess belegt.

IST-Test:

Test gemäß IPC TM-650-26.26a
Durchkontaktierte Vias:

• Bestandener Test bei der 150oC Testbedingung für 500 Zyklen

Mikro-Via-Schaltungen:

• Bestandener Test bei der 190oC Testbedingung für 500 Zyklen nach dem Test der durchkontaktierten Vias

D-Coupon-Test:  
Test gemäß IPC TM-650-2.6.27b Testergebnisse

• Mehrere Lizenznehmer haben mehrere Coupon-Konfigurationen getestet und der Prozess läuft auf dem OM Thermal Stress System mit bestandenen Ergebnissen. Lizenznehmer umfassen Calumet Electronics, American Standard Circuits und FTG. Zusätzliche Testergebnisse wurden von NSWC Crane als Exekutivagent für gedruckte Schaltkarten für das Verteidigungsministerium bereitgestellt.
• Testbedingungen für Reflow-Parameter waren 6 Zyklen von 45 bis entweder 230, 245 oder 260°C, gefolgt von Parametern für thermischen Schock von 100 Zyklen von -55 bis 170°C.
• Insgesamt wurden 83 Coupon-Sätze aus 6 verschiedenen Prozessdurchläufen im IPC TM-650-2.6.27b Test mit einzelnen Vias, gestaffelten Vias und gestapelten Vias (2)
• Zusätzliche Tests laufen, um die Prozessstichprobe und die Via-Stapeltiefe zu erhöhen, welche bis zum Ende des Sommers abgeschlossen sein sollten.

Peel-Strength-Testing:

Es wurde erhebliche Arbeit geleistet, um Peel-Strength-Tests mit einer Vielzahl von Leiterplattenmaterialien durchzuführen, einschließlich FR4, Spezialmaterialien, flexiblen Schaltmaterialien und Aufbaumaterialien unter Verwendung des A-SAP™-Prozesses. Ich zögere sogar, dies einzuschließen, denn sobald es gedruckt ist, ist es mit so viel Entwicklungsarbeit, die stattfindet, veraltet. Die unten aufgeführte Liste von Leiterplattenmaterialien wurde alle mit branchenakzeptablen Ergebnissen für Peel-Strengths getestet. Bitte denken Sie nicht, dass andere Materialien die Tests nicht bestehen, wahrscheinlicher ist, dass die Tests einfach noch nicht abgeschlossen sind!

Calumet Electronics, der Pionier-PCB-Hersteller, der als erster den A-SAP™-Prozess durchgeführt hat. Ich fragte Meredith LaBeau, CTO von Calumet Electronics, wie weit sie mit der Prozessentwicklung sind, und sie antwortete: „Wir haben die gesamte Prozessentwicklung in den letzten zwei Jahren abgeschlossen und das Fertigungsbereitschaftsniveau von 5 auf 9 (Produktion in geringer Stückzahl) erhöht. Durch diesen Entwicklungsprozess haben wir umfangreiche Zuverlässigkeitstests durchgeführt, einschließlich Peel-Stärken, thermischer Belastung und Zyklustests mit Mikrovias sowie gestaffelten Strukturen. Zusätzlich haben wir über 1000 Panels verarbeitet und sie mit elektrischer Durchgängigkeit und Mikroschnittanalyse getestet.

Durch die Entwicklungsphasen des A-SAP™ haben wir die Technologie bei allen traditionellen und vielen nicht-traditionellen Substraten erfolgreich eingesetzt, sowie alle traditionellen PCB-Merkmale mit bestandener Zuverlässigkeit hergestellt.“

Die hier enthaltenen Daten beziehen sich speziell auf den A-SAP™-Prozess, der derzeit in den USA gefertigt wird. Eine schnelle Google-Suche liefert auch Zuverlässigkeitsdaten für den mSAP-Prozess, der in Asien in hohen Stückzahlen hergestellt wird. Der mSAP-Prozess in Asien wird in speziell gebauten Einrichtungen produziert und unterscheidet sich deutlich von den mSAP-Prozessen, die in den USA durchgeführt werden. Ich habe persönlich keine Zuverlässigkeitsdaten dieser Art für Prozesse gesehen, die in US-Fertigungsanlagen durchgeführt werden.

Gedanken zur PCB-Zuverlässigkeit jenseits von Testergebnissen:

Über die traditionellen „Zuverlässigkeitsdaten“ aus Testinformationen hinausgehend, möchte ich auch einige weniger intuitive Wege ansprechen, wie der SAP-Prozess die Zuverlässigkeit verbessern kann. Zunächst ist die Zuverlässigkeit von Mikrovias seit vielen Jahren ein unbestritten heißes Thema, bei dem unzählige Arbeitsstunden darauf verwendet wurden, die Herausforderungen zu verstehen und Lösungen zu identifizieren. Die Abhängigkeit von Mikrovias zu reduzieren, insbesondere von gestapelten Mikrovias, wird definitiv die Zuverlässigkeit verbessern. SAP-Prozesse können dem Leiterplattendesigner genau dabei helfen. Die Reduzierung der Leiterbahnbreiten von 75 Mikron und mehr auf 50 Mikron oder weniger bietet je nachdem, was für jedes spezielle Design wichtig ist, verschiedene Vorteile:

• Die Reduzierung der Leiterbahnbreite kann und wird die Anzahl der Schichten verringern, was wiederum die Anzahl der Mikrovia-Schichten und die Anzahl der Laminierzyklen reduziert.
• Die Reduzierung der Leiterbahnbreite und des Abstands kann Freiraum schaffen, um gestaffelte Mikrovias anstelle von gestapelten Mikrovias zu verwenden.
• Die Reduzierung der Leiterbahnbreite kann Platz für größere Durchgangsbohrungen freimachen, potenziell blinde Vias eliminieren und dem Designer ermöglichen, Durchgangsbohrungstechnologie anstelle von gestapelten oder gestaffelten Mikrovias zu verwenden.

Tatsächlich könnte jeder dieser Punkte eine Fallstudie in einem zukünftigen Blog sein! Bitte achten Sie auf unsere nächsten Blogs, die tiefer in diese Vorteile eintauchen und die Vorteile untersuchen, die mit der Fähigkeit verbunden sind, dünnere Dielektrika zu verwenden, die Impedanzanforderungen zu erfüllen und gleichzeitig die Gesamtdicke der Leiterplatte zu reduzieren.