¿Cómo afecta el PDN del paquete a la integridad de la alimentación?

Cuando decimos algo como "los componentes no pueden funcionar sin un PCB diseñado correctamente", solo tenemos que mirar el empaquetado de componentes para encontrar evidencia. Es cierto que los paquetes de componentes vienen con parásitos que afectan la integridad de la señal, pero hay un área que a menudo no observamos en términos de empaquetado de componentes: la integridad de la energía.

Cada paquete de componente y cada oblea de semiconductor tiene su propia red de distribución de potencia (PDN, por sus siglas en inglés), y cuando la estructura interna del chip se incluye en una simulación de PDN, se hace evidente que la estructura del chip influirá en la integridad de la energía. Además, en paquetes y módulos avanzados construidos sobre sustratos e interposers, ciertos componentes incluidos en el paquete afectarán la integridad de la energía, incluyendo todo desde la capacitancia en el chip hasta un dado de gestión de energía activo.

En este artículo, echaré un vistazo a cómo la PDN en el empaquetado de componentes afecta las prácticas de diseño para los diseñadores de PCB. A continuación, los lectores también encontrarán un modelo típico que describe la PDN en un PCB que también tiene en cuenta el empaquetado del componente de carga en el PCB.

Efectos de la PDN del Paquete

Al igual que cualquier elemento que incluimos en un PCB, la red de distribución de potencia (PDN) del paquete tiene un comportamiento capacitivo e inductivo que afecta su respuesta eléctrica a un pulso rápido. Cuando se añade un circuito integrado a un PCB, estos parásitos del paquete cambian el espectro de impedancia de la PDN tal como se mide en un vehículo de prueba. El resultado es que tenemos tres impedancias de PDN:

• Fuera del chip: la impedancia de la red de distribución de potencia (PDN) solo en la PCB, incluyendo todos los planos/rieles, el regulador de voltaje, bancos de capacitores y vías
• En el chip: la impedancia de la PDN solo en el chip, incluyendo todos los planos en el chip, capacitancias, contactos (bumps) y vías
• Impedancia equivalente de la PDN: la impedancia total del chip + placa cuando los dos modelos se concatenan juntos

La impedancia de la PDN en el chip se puede determinar desincrustando su matriz de parámetros Z de las mediciones de un vehículo de prueba (chip + placa). En otras palabras, una vez que el chip se coloca en la placa, las dos impedancias se combinan para proporcionar el espectro de impedancia equivalente. Este es el espectro de impedancia real que produce la respuesta de impedancia de la PDN en anchos de banda de señal más altos que alcanzan el régimen de GHz. Podemos determinar la región de respuesta donde la impedancia de la PDN en el chip es importante observando más de cerca los espectros de impedancia típicos en el chip y la placa de forma independiente.

Ejemplo de Impedancia de la PDN en la Placa y el Paquete

Los dos gráficos a continuación muestran un ejemplo de la impedancia de la red de distribución de potencia (PDN) para un PCB, y el espectro de impedancia de PDN para un paquete integrado avanzado en 3D que se sondea en varios puntos. En este paquete de ejemplo, múltiples chips están apilados en un interposer y conectados con vías a través de silicio. Los gráficos son bastante diferentes, como se describirá a continuación.

La impedancia equivalente es esencialmente los dos espectros de impedancia para la placa y el chip colocados como redes en cascada (por ejemplo, en paralelo, vea el modelo a continuación). Esto significa que la impedancia de PDN en el chip dominará el espectro de impedancia a 1 GHz y por encima, y por lo tanto, el ondulación del riel de potencia observado en la placa dependerá de las contribuciones de ancho de banda de cada parte del sistema.

Hay una consecuencia importante de este hecho:

Cuando se cuenta con esta información, ¿en qué puede enfocar su energía un diseñador de PCB para asegurar que la placa opere por debajo de la impedancia objetivo de la PDN dentro de su ancho de banda requerido? Para ello, ayuda mirar los componentes de una PDN en el paquete y en el PCB.

Modelo de Impedancia de PDN de Placa + Paquete

He cubierto la impedancia de PDN a nivel de placa en otros artículos, principalmente en este artículo reciente. A continuación, se muestra un modelo que incluye las contribuciones tanto del PCB como del paquete a la impedancia de la PDN.

Este modelo tiene en cuenta un paquete con un solo dado; un paquete con múltiples dados (ya sea integrado 2.5D o 3D) incluiría estos dados en paralelo conectados con sus propios interconectores inductivos a través de bumps. La capacitancia en el chip podría ser capacitancia masiva integrada en el dado (planos de potencia del paquete) así como capacitores en el chip, como los que verías en paquetes de CPU.

En el extremo de mayor frecuencia de la impedancia de PDN del PCB, podemos ver que la capacitancia del plano domina. Esto se debe a que tendrá la menor inductancia y tiende a tener una capacitancia algo baja. Para disminuir la impedancia

• Utilice planos físicamente más grandes
• Utilice un dieléctrico separador más delgado entre la alimentación y la tierra
• Utilice un dieléctrico con un Dk más alto, como un material de capacitancia integrada

Estas medidas aumentarán la capacitancia del plano pero disminuirán la inductancia del plano. Por lo tanto, probablemente pueda reducir la curva de impedancia de la PDN entre 100 MHz y 1 GHz con estas medidas cuando necesite suministrar energía para señales de muy alto ancho de banda.

¿Qué está sucediendo en el paquete?

Dentro del paquete de un componente avanzado, vemos algunas características principales que determinan la integridad de la energía en un sistema más allá de anchos de banda de 1 GHz:

• Pares de planos de alimentación/tierra del paquete
• Bolas/vías y protuberancias
• Capacitores en chip utilizados en el paquete

Algunos paquetes incluirán circuitos de gestión de energía que incluyen un conjunto de capacitores dentro del paquete y capacitancia en chip formada en trincheras estrechas y profundas en el dado de silicio. En algunos paquetes de CPU, el enfoque es colocar estos componentes en el sustrato del paquete y conectarlos directamente al dado para minimizar la inductancia de bucle y extender el ancho de banda operativo bien dentro del rango de GHz. Esto es casi idéntico a la forma en que colocaría conexiones de capacitores de desacoplamiento a un BGA.

Más allá de 1 GHz, el diseñador de empaquetado tiene el control final sobre la impedancia de la red de distribución de potencia (PDN) del paquete y si el riel de potencia exhibirá ruido fuerte en el rango de GHz. Como diseñador de PCB, no tienes control sobre lo que sucede en la PDN del paquete a menos que tomes un papel directo en el diseño del sustrato, el interposer y la arquitectura de interconexión dentro del paquete. Este no es el papel típico que juegan los diseñadores de PCB, aunque es posible que esto comience a suceder en el futuro.

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