Analyse de la diaphonie sur les interfaces des bus parallèles FIFO et DDR4

Les bus haute vitesse, qu'ils soient asymétriques ou différentiels, peuvent rencontrer un certain nombre de problèmes d'intégrité du signal. L'un des principaux problèmes induits par la propagation des signaux est la diaphonie : lorsqu'un signal se superpose à une piste voisine. Pour les signaux parallèles, ce phénomène est particulièrement problématique car il est susceptible d'entraîner une corruption des données. Bien que vous puissiez ralentir le temps de montée d'un signal, il est parfois nécessaire de réduire le débit de transfert de données. Or, cette fonctionnalité est absente de certaines applications.

Lorsque le bus parallèle est assez large, la diaphonie est parfois difficile à identifier. Pour un bus parallèle de N-bit, il faudrait exécuter N(N - 1) simulations de diaphonie pour pouvoir l'examiner parmi toutes les combinaisons possibles de piste « victime » et celle qui l'agresse. Lorsque vous arrivez à des largeurs de bus très étendues, le processus devient extrêmement fastidieux sans les bons outils d'analyse. En général, il suffit d'extraire le signal de diaphonie de crête et de le comparer à vos spécifications de signalisation.

Les outils de conception de PCB standard contenus dans Altium Designer® comprennent déjà un simulateur post-routage afin d'examiner la diaphonie. Néanmoins, un puissant solveur de champ vous permet d'accélérer son analyse dans les bus parallèles. Vous pouvez réaliser ce processus sur les bus parallèles et d'autres groupes de signaux lorsque vous importez votre routage Altium Designer dans Ansys SIwave®. Lorsque vous pouvez facilement visualiser la diaphonie entre les signaux d'une interface parallèle-série étendue, vous pouvez accélérer votre analyse et corriger rapidement les erreurs contenues dans votre routage de PCB.

Qu'est-ce qui entrave l'intégrité du signal sur les signaux parallèles ?

Dans Identifier les IEM en champ proche dans le réseau de distribution de l'alimentation d'un PCB (en anglais) et Repérer les violations d'impédance de la DDR4 dans la conception de PCB haute vitesse (en anglais), nous avons examiné le projet d'exemple Mini PC dans Altium Designer, et nous avons examiné les IEM en champ proche dues à un chemin de retour mal planifié et aux variations d'impédance sur les signaux DDR4. Étant donné que ces derniers forment un bus parallèle (contenant à la fois des signaux différentiels et asymétriques), il existe également un risque de diaphonie sur ces signaux. Autre exemple de bus parallèle large présentant un potentiel de diaphonie entre des couches spécifiques: un bus de 32 bits acheminé vers une interface FIFO-USB.

Comme ces groupes de signaux parallèles forment de larges bus, l'analyse de la diaphonie sur chaque signal et l'extraction d'une tension de diaphonie crête à crête induite peuvent être des processus extrêmement chronophages. Vous pouvez très certainement le faire en observant les formes d'onde, mais avez-vous réellement envie de passer votre journée à prélever des valeurs de signal sur ces dernières ?

À la place, vous pouvez directement extraire la diaphonie sur ces signaux à l'aide des solveurs de terrain du scanner de diaphonie intégré à Ansys SIwave. Une fois votre routage terminé dans Altium Designer, vous pouvez utiliser l'extension Ansys EDB Exporter pour transférer la conception vers SIwave et exécuter des simulations directement à partir des données du routage de votre circuit imprimé. Parmi les autres mesures essentielles de l'intégrité du signal qui peuvent être examinées, citons les exemples suivants :

• Variations d'impédance sur des signaux asymétriques et différentiels
• Chemins de retour pour les signaux haute vitesse
• Extraction des paramètres S, Y et Z sur les signaux critiques
• Extraction des parasites sur les signaux critiques

Dans cet exemple, nous allons commencer par examiner la diaphonie asymétrique sur les signaux FIFO, puis sur les signaux DDR4. Comme nous allons le voir, Ansys SIwave offre une visualisation pratique qui permet d'identifier la paire de signaux « victime/agresseur ». Une solution potentielle pour la paire de signaux peut être mise en œuvre, et le signal modifié peut être analysé plus en détail à l'aide des outils de simulation post-routage dans Altium Designer.

Signaux FIFO à USB

Le schéma n° 1 montre les signaux FIFO mis en évidence sur les couches 1, 5 et 7. Ces signaux forment un bus parallèle de 32 bits de large avec une horloge synchrone à source unique qui se connecte à un circuit intégré d'interface FIFO-USB (U33 dans le projet Mini PC). Nous avons appliqué la correspondance des longueurs afin d'éviter le décalage entre l'horloge synchrone et les lignes de données de 32 bits dans ce bus. Les signaux de ces couches sont séparés par de larges plans de masse sur les couches intermédiaires.

Signaux DDR4

La carte Mini PC contient deux puces DRAM DDR4 de 8 Go intégrées, d'une fréquence de 1866 MHz, routées en topologie fly-by. Les groupes d'octets 0 et 1 sont regroupés avec un routage étroit et une correspondance de longueur dans une zone de la carte, tandis que les lignes d'adresse sont routées autour du bord des modules DDR4 dans la topologie fly-by typique. Ici, nous avons essentiellement deux bus parallèles à simuler : les lignes d'adresse et les lignes DQ/DM menant à chaque module. Le schéma n° 2 montre les lignes d'adresse, de DQ et de DM qui seront examinées dans le routage du Mini PC.

Résultats du scanner de diaphonie

Après avoir exécuté le scanner de diaphonie dans SIwave pour les bus parallèles présentés ci-dessus, nous pouvons voir précisément quelles paires de signaux présentent le plus grand signal de diaphonie (NEXT et FEXT).

Cet outil utilise un signal de relance idéalisé qui correspond à l'heure de montée/descente de la FPGA de cette carte. La tension crête à crête peut être représentée dans un graphique à barres en 3D, où les noms des signaux sont placés sur les axes x et y pour former une matrice carrée symétrique. Les signaux de diaphonie FEXT et NEXT produits par une paire de signaux donnée peuvent également être visualisés dans le domaine temporel.

Le schéma n° 3 montre la diaphonie crête à crête (NEXT) pour les réseaux FIFO illustrés dans le schéma n° 1. Par souci de clarté, seul un sous-ensemble des signaux FIFO menant au circuit intégré FIFO-USB est représenté. La tension crête-à-crête du signal de diaphonie induit est assez importante et atteint 100 mV ou 8,33 % du niveau nominal du signal asymétrique (1,2 V) sur ces signaux. Ce résultat indique une isolation relativement faible, en particulier entre le signal d'horloge (USB3_CLK) et certains signaux de données proches (plus fort NEXT observé : USB3_D10).

La partie inférieure du schéma n° 3 montre le signal de diaphonie extrait de USB3_D2 vers USB3_D3 dans le domaine temporel. Ici, nous voyons que le signal FEXT est assez faible et n'atteint que ~10 mV (-21 dB). En revanche, le NEXT est relativement élevé et atteint ~100 mV.

Le schéma n° 4 montre la diaphonie crête à crête (NEXT) pour les signaux DDR4 illustrés dans le schéma n° 2. Par souci de clarté, seul un sous-ensemble des signaux du schéma n° 2 est représenté. La tension crête-à-crête du signal de diaphonie induit ne dépasse pas 7,5 mV ou 0,625 % du niveau nominal du signal en mode M sur ces signaux asymétriques. Ce résultat équivaut à une isolation minimale de -22 dB entre les signaux d'adresses, ce qui est suffisant pour les systèmes de mémoire haute performance. Les autres signaux de la section DQ/DM ont une isolation beaucoup plus élevée. Enfin, les sections d'adresse et de DQ/DM sont clairement délimitées par un espace suffisant permettant d'éliminer le problème de diaphonie.

Étant donné que la carte Mini PC est un système linéaire invariant dans le temps (LTI) et que le champ électromagnétique ne traverse aucun support non linéaire biaisé, on s'attend logiquement à ce que le système soit réciproque, c'est-à-dire que le signal de diaphonie soit le même si les signaux « victimes » et « agresseurs » sont échangés. En effet, ce phénomène peut être observé dans les résultats de diaphonie pour les signaux FIFO et DDR4. Comme le bus DDR4 se trouve dans les limites de la diaphonie des systèmes de mémoire haute performance, nous pouvons nous concentrer sur les modifications potentielles du bus FIFO.

Réduction de la diaphonie sur le bus FIFO

Lorsqu'on examine le routage du bus FIFO et les résultats du NEXT, il est clair que la diaphonie inductive domine dans les pistes de ce bus. Par conséquent, dans ce cas, il convient de diminuer l'inductance de ces pistes en les rendant plus larges ou en les rapprochant de leur plan de référence. Cette dernière option est peu pratique dans un routage terminé, surtout si l'on considère les solutions proposées dans les précédents blogs de cette série.

Même si la modification de l'empilage n'est pas suffisante, il y a suffisamment de place sur les couches 1, 5 et 7 pour élargir ces pistes. L'espacement entre les pistes doit être maintenu pour éviter une augmentation de la capacitance mutuelle lorsque ces pistes sont écartées. Si on regarde le schéma n° 1, on constate que le bus FIFO devrait être placé sur le côté droit de l'image. La correspondance des longueurs doit être respectée lorsque des modifications sont appliquées aux pistes du bus FIFO.

RÉSUMÉ

La diaphonie sur les interfaces de bus parallèles du projet de Mini PC d'Altium Designer a été examinée à l'aide du scanner de diaphonie d'Ansys SIwave. Des signaux spécifiques dans les bus FIFO et DDR4 ont été identifiés pour être modifiés à l'aide d'une visualisation pratique de la diaphonie, qui résume les signaux de diaphonie induits pour les paires de signaux « agresseurs » et « victimes ». En outre, le mécanisme de diaphonie dominant (inductif ou capacitif) peut être identifié en examinant les formes d'onde dans le domaine temporel, ce qui permet ensuite de déterminer une solution à mettre en œuvre dans Altium Designer.

Pour en savoir plus, inscrivez-vous au webinaire organisé conjointement par Altium et Ansys.

En utilisant  l'extension Ansys EDB Exporter dans Altium Designer®, les concepteurs de circuits imprimés peuvent transférer leur routage de PCB vers Ansys SIwave® et exécuter plusieurs simulations d'intégrité du signal et des alimentations. Ce logiciel de simulation extrait des données directement depuis votre routage de circuit imprimé et offre aux concepteurs de nombreux solveurs de champs en 3D pour les simulations et analyses dans le domaine temporel ou fréquentiel.