Crosstalk (Übersprechen) bei parallelen FIFO- und DDR4-Bus-Schnittstellen analysieren

Bei High-Speed-Bussen, ob mit einzelnen Endpunkten oder differenziell, können zahlreiche Signalintegritätsprobleme auftreten. Ein Hauptproblem, das durch sich ausbreitende Signale entsteht, ist Crosstalk (auch „Übersprechen“ genannt), bei dem sich ein Signal auf eine anliegende Leiterbahn überlagert. Bei parallelen Netzen ist dies besonders problematisch, da es in schweren Fällen zur Datenkorruption führt. Man kann zwar die Anstiegszeit eines Signals verlangsamen, doch dadurch muss ggf. die Datenübertragungsrate reduziert werden, was bei manchen Anwendungen nicht akzeptabel ist.

Wenn man den Crosstalk auf parallelen Bussen ermitteln möchte, kann das schwierig werden, wenn der Bus relativ breit ist. Für einen N-Bit-Parallelbus müssen N(N - 1) Crosstalk-Simulationen durchgeführt werden, um den Crosstalk zwischen jeder möglichen Kombination aus „Opfer“- und „Aggressor“-Leiterbahn zu untersuchen. Bei breiten Busen ist dies ohne die richtigen Analysetools sehr zeitaufwändig. Normalerweise muss nur das Spitzen-Crosstalk-Signal extrahiert und mit den Signalspezifikationen verglichen werden.

Die als Branchenstandard geltenden Designtools für Leiterplatten in Altium Designer® enthalten bereits einen Post-Layout-Simulator zur Crosstalk-Überprüfung. Noch schneller lässt sich die Crosstalk-Analyse in parallelen Bussen jedoch erledigen, wenn man einen leistungsfähigen Feldlöser (Field Solver) benutzt. Sie können die Crosstalk-Analyse auf parallelen Bussen und anderen Signalgruppen beschleunigen, wenn Sie Ihr Altium-Designer-Layout in Ansys SIwave® importieren. Wenn Sie den Crosstalk zwischen Netzen in einer breiten parallel-seriellen Schnittstelle visualisieren, können Sie Ihre Analyse beschleunigen und Fehler in Ihrem Leiterplattenlayout schnell beheben.

Wie wird die Signalintegrität bei parallelen Netzen gewährleistet?

Unter Ermitteln von Nahfeld-EMI im Stromverteilungsnetz einer Leiterplatte und Erkennen von DDR4-Impedanzverletzungen beim Design von Hochgeschwindigkeitsleiterplatten haben wir uns das Mini-PC-Beispielprojekt in Altium Designer angesehen. Dort haben wir Nahfeld-EMI aufgrund eines schlecht geplanten Rückwegs sowie Impedanzvariationen in DDR4-Netzen untersucht. Da die DDR4-Netze einen parallelen Bus bilden (der sowohl differentielle als auch Single-ended-Signale enthält), kann es auf diesen Netzen auch zu Crosstalk kommen. Ein weiterer breiter paralleler Bus mit Potenzial für Crosstalk zwischen bestimmten Lagen ist ein 32 Bit breiter Bus, der zu einer FIFO-USB-Schnittstelle geroutet wird.

Da diese Gruppen paralleler Netze breite Busse bilden, kann die Crosstalk-Analyse für jedes Signal und die Extraktion einer induzierten Crosstalk-Spannung von Spitze zu Spitze sehr zeitaufwendig sein. Man kann das natürlich auch erledigen, indem man sich die Wellenformen anschaut, aber wer will schon den ganzen Tag Signalwerte aus Wellenformen herauslesen?

Stattdessen kann der Crosstalk auf diesen Netzen direkt mit den Feldlösern im Crosstalk Scanner in Ansys SIwave extrahiert werden. Nachdem Sie Ihr Layout in Altium Designer fertiggestellt haben, können Sie die Erweiterung „Ansys EDB Exporter“ verwenden, um das Design in SIwave zu übertragen und Simulationen direkt mit den Leiterplatten-Layoutdaten auszuführen. Andere wichtige Signalintegritätsmetriken, die untersucht werden können, sind unter anderem:

• Impedanzvariationen bei einzelnen Endpunkten und unterschiedlichen Netzen
• Rückwege für Hochgeschwindigkeitssignale
• Extraktion von S-, Y- und Z-Parametern auf kritischen Netzen
• Parasitäre Extraktion auf kritischen Netzen

In diesem Beispiel schauen wir uns zunächst den Crosstalk auf einzelnen Endpunkten auf den FIFO-Netzen an, gefolgt von den DDR4-Netzen. Wie wir bald sehen werden, bietet Ansys SIwave eine bequeme Visualisierung, die es ermöglicht, das „Opfer/Aggressor“-Netzpaar zu identifizieren. Eine potenzielle Lösung für das Netzpaar kann implementiert werden, und das modifizierte Netz kann mit den Post-Layout-Simulationswerkzeugen in Altium Designer detaillierter analysiert werden.

FIFO-USB-Netze

Abbildung 1 zeigt die hervorgehobenen FIFO-Netze auf den Lagen 1, 5 und 7. Diese Netze bilden einen 32 Bit breiten, quellsynchronen Bus mit einzelnen Endpunkten, die an einen FIFO-USB-Schnittstellen-IC (U33 im Mini-PC-Projekt) angeschlossen sind. Der Längenabgleich wurde erzwungen, um den Versatz zwischen dem synchronen Takt und den 32-Bit-Datenleitungen in diesem Bus zu verhindern. Die Netze in diesen Lagen sind durch große Masseflächen auf den dazwischen liegenden Lagen getrennt.

DDR4-Netze

Das Mini-PC-Board enthält zwei Onboard-DDR4-DRAM-Chips mit 8 GB und 1866 MHz, die in Fly-by-Topologie geroutet sind. Die Byte-Lanes 0 und 1 sind in einem Bereich der Platte mit engem Routing und Längenanpassung gruppiert, während die Adressleitungen in typischer Fly-by-Topologie um den Rand der DDR4-Module herum geroutet sind. Hier haben wir im Grunde zwei parallele Busse zum Simulieren: die Adressleitungen und die DQ/DM-Leitungen, die zu jedem Modul führen. Abbildung 2 zeigt die Adress-, DQ- und DM-Leitungen, die im Mini-PC-Layout untersucht werden sollen.

Ergebnisse des Crosstalk-Scans

Nachdem wir den Crosstalk-Scanner in SIwave für die oben dargestellten parallelen Busse ausgeführt haben, können wir genau sehen, welche Netzpaare das stärkste Crosstalk-Signal aufweisen (NEXT und FEXT). Dieses Tool verwendet ein idealisiertes Stimulus-Signal, das der Anstiegs-/Abfallzeit für das FPGA in dieser Leiterplatte entspricht. Die Spitze-zu-Spitze-Spannung kann in einem 3D-Balkendiagramm angezeigt werden, in dem die Netznamen auf den X- und Y-Achsen dargestellt sind und so eine symmetrische, quadratische Matrix bilden. Die von einem bestimmten Netzpaar produzierten FEXT- und NEXT-Crosstalksignale können auch über die Zeit visualisiert werden.

Abbildung 3 stellt den Spitze-zu-Spitze-Crosstalk (NEXT) für die in Abbildung 1 gezeigten FIFO-Netze dar; zur Übersichtlichkeit ist nur eine Teilmenge der FIFO-Netze, die zum FIFO-USB-IC führen, dargestellt. Die Spitze-zu-Spitze-Spannung für das induzierte Crosstalksignal ist recht groß und erreicht 100 mV oder 8,33 % des nominalen Signalpegels für einzelne Endpunkte (1,2 V) auf diesen Netzen. Dies deutet auf eine relativ geringe Isolierung hin, insbesondere zwischen dem Taktsignal (USB3_CLK) und einigen nahegelegenen Datennetzen (stärkstes NEXT beobachtet bei USB3_D10).

Der untere Teil von Abbildung 3 zeigt das extrahierte Crosstalksignal von USB3_D2 zu USB3_D3 im Zeitbereich. Hier sehen wir, dass das FEXT-Signal recht niedrig ist und nur ca. 10 mV (-21 dB) erreicht. Im Gegensatz dazu ist NEXT relativ hoch und erreicht ~100 mV.

Abbildung 4 zeigt den Spitze-zu-Spitze-Crosstalk (NEXT) für die in Abbildung 2 dargestellten DDR4-Netze. Zur besseren Übersicht ist nur eine Teilmenge der Netze in Abbildung 2 dargestellt. Die Spitze-zu-Spitze-Spannung für das induzierte Crosstalksignal ist nicht höher als 7,5 mV oder 0,625 % des nominalen Gleichtaktsignalpegels auf diesen Netzen mit einzelnen Endpunkten. Dies entspricht einer Isolierung von mindestens -22 dB zwischen den Adressnetzen, was für Hochleistungsspeichersysteme ausreichend ist. Die anderen Netze im DQ/DM-Bereich haben eine deutlich höhere Isolierung. Schließlich sind die Adress- und DQ/DM-Abschnitte deutlich durch ausreichend Abstand getrennt, der Crosstalk ist hier unproblematisch.

Da es sich bei der Mini-PC-Leiterplatte um ein lineares zeitinvariantes System (LTI, linear time-invariant) handelt und das elektromagnetische Feld keine vorgespannten nichtlinearen Medien durchläuft, würde man erwarten, dass das System reziprok ist, d. h. das Crosstalksignal würde gleichbleiben, wenn „Opfer“- und „Aggressor“-Netze ausgetauscht würden. Dies zeigt sich auch in den Crosstalk-Ergebnissen für die FIFO-Netze und die DDR4-Netze. Da der DDR4-Bus innerhalb der Crosstalk-Grenzen für Hochleistungsspeichersysteme liegt, können wir uns auf mögliche Änderungen am FIFO-Bus konzentrieren.

Crosstalk reduzieren auf dem FIFO-Bus

Bei der Betrachtung des FIFO-Layouts und der NEXT-Ergebnisse wird deutlich, dass der induktive Crosstalk auf den Leiterbahnen in diesem Bus vorherrschend ist. Daher besteht die natürliche Lösung in diesem Fall darin, die Induktivität dieser Leiterbahnen zu verringern, indem man sie breiter macht oder sie näher an die Referenzfläche heranführt. Letztere Option ist in einem fertigen Layout schwer umzusetzen, vor allem, wenn man die Lösungen berücksichtigt, die wir in den früheren Blogbeiträgen dieser Serie vorgeschlagen haben.

Obwohl die Änderung des Lagenaufbaus unzureichend ist, gibt es auf den Lagen 1, 5 und 7 genügend Platz, um die Leiterbahnen zu verbreitern. Die Abstände zwischen den Leiterbahnen müssen eingehalten werden, um einen Anstieg der wechselseitigen Kapazität zu verhindern, wenn die Leiterbahnen weiter verteilt werden. Mit Blick auf Abbildung 1 sollte der FIFO-Bus auf der rechten Seite der Abbildung verteilt werden. Der Längenabgleich muss erzwungen werden, da Änderungen an Leiterbahnen im FIFO-Bus vorgenommen werden.

Zusammenfassung

Der Crosstalk auf parallelen Busschnittstellen im Mini-PC-Beispielprojekt von Altium Designer wurde mit dem Crosstalk Scanner in Ansys SIwave untersucht. Spezifische zu ändernde Netze in FIFO- und DDR4-Bussen wurden mithilfe einer praktischen Crosstalk-Visualisierung ermittelt, die induzierte Crosstalk-Signale für Paare von „Aggressor-/Opfernetzen“ zusammenfasst. Darüber hinaus kann der vorherrschende Crosstalkmechanismus (induktiv oder kapazitiv) anhand von Zeitbereichs-Wellenformen identifiziert werden. Anhand dessen kann dann eine Lösung gefunden werden, die in Altium Designer implementiert wird.

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