La connettività del piano di massa nei PCB HDI mantiene l'integrità del segnale

I progetti PCB ad alta velocità richiedono la connettività di massa lungo tutto lo stackup del PCB. Il modo più comune per ottenerla, nello stackup standard con segnali a velocità inferiore, è usare stitching vias. Questi vias collegano più piani e pours di massa nello stackup del PCB, con lo scopo di mantenere un chiaro riferimento a 0 V ovunque lungo un percorso di routing a bassa o alta velocità.

Ma cosa succede in un progetto HDI, dove lo spazio di routing verticale è estremamente limitato? Nei progetti HDI, spesso preferiamo usare (o dobbiamo usare) blind e buried microvias per realizzare le connessioni dei segnali, e la stessa tendenza si verifica spesso anche per le connessioni di massa. Questo può creare grossi problemi di connettività di massa mentre i segnali ad alta velocità si spostano attraverso la pila di layer.

Purtroppo, non esiste un buon modo per verificare il tipo di connettività di massa di cui abbiamo bisogno nei progetti HDI usando regole e vincoli di progettazione. Una delle ragioni, come vedremo, è dovuta ai pinout dei package BGA. In questo articolo illustrerò perché ciò crea problemi di integrità del segnale e cosa si può fare per risolverli.

Cosa crea una cattiva connettività di massa

Il problema della cattiva connettività di massa deriva dall’uso di blind e buried vias nel fanout routing, in particolare sui pin di massa nel fanout routing del BGA. Il pinout del package e i vias usati nel fanout possono terminare su un layer che non è sufficientemente profondo nello stackup.

L’immagine seguente mostra un esempio di buona connettività di massa per una traccia stripline che esce da un BGA. In questo esempio, il via GND esterno termina su un layer GND sopra il layer del segnale. Il pin GND sulla fila interna poi scende sul layer sotto il segnale stripline. Poiché il via GND interno tocca sia il piano GND superiore sia quello inferiore, contribuisce a garantire che i layer di piano mantengano lo stesso riferimento a 0 V attorno al segnale stripline.

Connettività di massa ideale in un progetto HDI: gli stitching vias possono correre accanto ai vias di segnale per garantire che lungo il percorso venga mantenuto un riferimento a 0 V.

La corrente di ritorno risultante in questa situazione è indicata con delle frecce. Il ritorno costituisce la condizione al contorno elettromagnetica per il campo elettromagnetico e definisce l’induttanza lungo quel percorso di corrente. I pinout dei processori a volte sono strutturati in modo tale che le masse non siano disposte ordinatamente attorno ai segnali, e quindi il fanout automatico non può creare una situazione come quella mostrata sopra.

In alcuni casi, un progettista può pensare che serva un solo via da L1 a L2 per raggiungere il primo piano GND sul layer interno. Il risultato è che la corrente di ritorno si forma attorno a un via molto più lontano dal segnale instradato, specialmente con routing stripline più in profondità nei layer interni.

Qual è esattamente il problema? Questo contribuisce a due problemi di integrità del segnale:

• Diafonia locale generata dal segnale
• Rumore da commutazione simultanea su altri IO
• Possibilità di misurare emissioni irradiate più elevate

La soluzione non è ottimale, ma è semplice: posizionare uno stitching via proprio accanto alle transizioni del segnale. In un progetto HDI, è preferibile inserire un foro passante per contribuire a garantire che tutti i piani siano allo stesso potenziale di 0 V. Tuttavia, il passo delle sfere del BGA può impedirlo nel fanout routing. Pertanto, spesso accade che possiamo fornire solo uno stitching via blind/buried per collegare le masse. Nel fanout routing del BGA, questo è in realtà preferibile perché il foro passante più vicino potrebbe non essere accessibile finché non ci si allontana dalla regione di fanout.

A volte i pinout dei package sono terribili

C’è un fatto che forse non ci piace ammettere, ma è certamente vero: alcuni pinout dei package sono assolutamente terribili per garantire la connettività di massa, e questo non è esclusivo dei progetti HDI. Il progettista del package probabilmente considera i pin di massa solo come il percorso attraverso cui la corrente esce dal chip. In realtà sono molto di più: i pin di massa con un riferimento stabile a 0 V costituiscono una condizione al contorno per il campo elettromagnetico. Ecco perché, a frequenze progressivamente più alte, i pin di massa influenzano fortemente la diafonia, l’adattamento d’impedenza dei vias e la perdita di inserzione nella regione di fanout routing del BGA.

L’immagine seguente mostra il pinout teoricamente ideale per qualsiasi BGA. Non è un esempio artificiale, è un pinout reale per un chip Optical phy che opera a velocità dati di 56G (larghezza di banda di canale di 28 GHz) con passo di 0,8 mm. I progetti che operano a velocità dati più elevate (112G-PAM4 e 224G-PAM4) arrivano fino a un passo di 0,5 mm, poiché ciò è necessario per mantenere una transizione a bassa dispersione per i segnali seriali ad alta velocità.

56G-phy-ballout.png

Con un passo di 0,8 mm e un elevato numero di layer, il PCB sarà quasi sempre troppo spesso per usare vias passanti nel fanout routing a causa delle limitazioni sui vias ad alto aspect ratio. Pertanto, in genere impiliamo microvias e li sfalsiamo verso buried vias per raggiungere i layer di segnale interni. Nell’esempio sopra, i vias di massa posizionati accanto ai vias di segnale garantiscono sempre che la connettività di massa possa essere mantenuta per le tracce stripline; ogni fila di segnali avrà una fila di massa dedicata dietro di essa che si collega a entrambi i piani.

Esempio 1: NRF54LM20A-PAAA

Ora diamo un’occhiata ad alcuni pinout reali per progetti HDI. L’immagine seguente mostra un esempio di routing per il componente NRF54LM20A-PAAA di Nordic Semiconductor. I pin di massa sono indicati con contorni gialli. Sebbene si tratti di un BGA fine-pitch a 98 pin (passo di 0,35 mm), ha solo 11 pin di massa distribuiti in modo rado nel pinout.

Posizione delle sfere GND in un package NRF54LM20A-PAAA. Il passo ridotto (0,35 mm) impedisce l’uso di vias passanti standard.

Sebbene il progetto contenga alcuni pin GND vicini a molti dei segnali, essi sono collegati direttamente al piano di massa su L2 solo con blind microvias. Ci sono 3 vias GND passanti nelle vicinanze, ma sono gli unici vias che collegano ai piani interni vicino alle transizioni dei segnali con microvia nella regione di fanout del BGA.

Questo esporrebbe il dispositivo al rischio di ground bounce e diafonia nell’area di fanout routing; tuttavia, dato l’ampio margine sulla tensione di alimentazione e quindi i grandi margini di rumore di questo componente, potrebbe non essere un grosso problema. Ma quando esaminiamo un altro tipo di componente, come una memoria ad alta velocità, possiamo vedere perché questo può diventare un problema importante. Idealmente, dovremmo completare due attività:

• Aggiungere più fori passanti GND attorno al bordo del BGA
• Includere stitching vias interni quando i segnali in transizione sono lontani dai fori passanti

Naturalmente, che questo sia davvero un problema importante o no dipende dai segnali in questione, in particolare per quanto riguarda l’EMI dalle transizioni tramite via. Le interfacce più veloci su questo componente sono l’interfaccia USB e le linee SPI; di queste, la seconda sarà l’interfaccia con il maggior rischio EMC (per le ragioni che discuto qui). In tal caso, le linee SPI necessitano degli stitching vias più vicini, mentre GPIO con carico elevato o linee I2C spesso possono funzionare anche senza stitching vias posizionati molto vicino.

Esempio 2: modulo DRAM personalizzato

Ora consideriamo un altro pinout per un modulo DRAM personalizzato (memoria DDR4-3200) di un importante produttore di semiconduttori. Questo particolare modulo è diffuso nei sistemi di embedded computing e aggrega un alto numero di bytelane in un unico modulo. Il footprint è mostrato di seguito con i pin GND evidenziati.

Footprint del modulo DRAM personalizzato. I pad evidenziati mostrano il pin di massa.

Se si usano blind vias L1-L2 per le connessioni dei pin di massa, sarà garantita la presenza di rumore da commutazione simultanea e forte diafonia nella regione di fanout. Qualsiasi segnale che venga instradato verso un layer di segnale interno (L3, L5, ecc.) non avrà alcuna connessione di stitching via vicina se per i pin di massa si usano solo blind vias L1-L2.

Poiché questo componente è realizzato in un package non JEDEC e non include il canale di routing standard, richiede almeno 4 o 5 layer di segnale per risolvere il routing (point-to-point). Inoltre, la disposizione dei pin di segnale richiederà microvias impilati e un buried via per raggiungere tutti i layer di segnale. Tuttavia, dovrebbe essere chiaro che la posizione delle masse nel pinout fa sì che alcuni segnali siano lontani da un pin di massa.

La soluzione di questo problema richiede:

• Pianificare una transizione blind/buried via su tutti i pin GND per collegare tutti i piani GND sotto il modulo
• Posizionare fori passanti aggiuntivi attorno al perimetro del package
• Posizionare buried microvias interni / vias meccanici buried per lo stitching layer-to-layer

Ora confrontiamolo con il tipico package standardizzato JEDEC per una memoria DDR, come il chip di memoria DDR4 di Micron mostrato di seguito.

Perché è più probabile che questo package offra prestazioni migliori in termini di ground bounce, diafonia ed EMI?

• Il numero di pin e il numero di righe/colonne è inferiore, quindi è probabile che il numero di layer sia abbastanza basso da consentire l’uso di fori passanti.
• Il passo è di 0,8 mm, sufficientemente ampio da consentire l’uso di fori passanti nel fanout dog-bone o via-in-pad.
• Quasi tutti i pin dei segnali ad alta velocità non si trovano a più di 1,6 mm (distanza di 2 pin) da un pin VSS.
• Il canale di routing consente di inserire ulteriori stitching vias secondo necessità, ad esempio nella regione A7/A9/A13/A17.

Se il pinout del modulo personalizzato fosse usato solo per un componente con segnali a bassa velocità, allora il progetto probabilmente non sarebbe problematico in termini di diafonia, ground bounce ed EMI. Tuttavia, questo componente contiene più interfacce DDR4 temporizzate a 1600 MHz (data rate 3200 MT/s), il che richiede un edge rate rapido per motivi di timing. Questo edge rate molto più veloce rende molto più evidenti i problemi di SI, EMI e diafonia associati a connessioni GND insufficienti sui layer di segnale interni.

La soluzione: posizionare prima i vias GND!

Il più grande errore che un progettista possa commettere in questi layout è posizionare i via dei pin GND dopo aver instradato i pin di segnale. Se posizioni prima i via di GND, questi fungeranno da vincoli di instradamento per i segnali e sarai costretto a instradare intorno ad essi, ma eviterai un importante insieme di problemi di SI in un progetto HDI. Questo è di gran lunga preferibile rispetto a instradare tutto in un progetto HDI per poi rendersi conto di non aver incluso abbastanza via di massa nel fanout!

Che tu debba realizzare elettronica di potenza affidabile o sistemi digitali avanzati, utilizza la suite completa di funzionalità per la progettazione PCB di Altium e strumenti CAD di livello mondiale. Altium offre la principale piattaforma al mondo per lo sviluppo di prodotti elettronici, completa dei migliori strumenti del settore per la progettazione PCB e di funzionalità di collaborazione multidisciplinare per team di progettazione avanzati. Contatta oggi stesso un esperto di Altium!