PCIe 커넥터에서의 스텁에 대한 간략한 연구

스터브는 고속 PCB 설계에서 중요한 주제이며, 고속 디지털 연결에서 모든 비아의 스터브를 항상 제거해야 한다는 오랜 지침이 있습니다. 스터브는 고속 라인에 좋지 않지만, 항상 제거할 필요는 없습니다. 더 중요한 것은 손실 프로필과 주파수를 예측하고, 이러한 손실을 방지하기 위해 적절하게 플로어플랜을 구성하는 것입니다.

이 글에서는 Altium Designer에 포함된 MiniPC 예제 프로젝트를 사용하여 고속 PCB에서 PCIe 라우팅에 대한 몇 가지 시뮬레이션 결과를 살펴볼 것입니다. 해당 시뮬레이션은 커넥터에서 나오는 PCIe 레인에 대한 S-파라미터를 계산하는 것을 포함합니다. 이러한 시뮬레이션 결과를 살펴보는 것은 비아 및 커넥터 전환에서 스터브가 시뮬레이션 관점에서 신호 무결성에 어떤 영향을 미치는지 더 잘 이해하는 데 도움이 될 수 있으며, 이는 올바른 구성 요소 선택, 배치 및 라우팅 결정을 내리는 데 도움이 될 수 있습니다.

스터브와 PCIe 라우팅의 잠재적 문제점

PCIe 라우팅에서, 레인은 AC 커플링 캐패시터와 함께 차동 쌍으로 라우팅됩니다. 이러한 차동 쌍을 커넥터를 통해 확장 카드와 같은 주변 장치에 도달하도록 라우팅하는 것이 일반적입니다. 이러한 확장 슬롯 커넥터를 통해 라우팅하는 과정에서, 라인에 남아 있는 스터브가 최대 대역폭을 제한할 수 있습니다. 이는 시뮬레이션을 통해 매우 정확한 결과를 얻고 PCIe 채널의 정확한 대역폭을 파악할 수 있습니다.

고속 전송 라인의 스터브는 PCIe 레인에서 고주파 임피던스 변환기처럼 작용할 수 있기 때문에 손실이나 반사를 일으킬 수 있습니다. 이 기사에서 스터브 분석에 대해 자세히 알아보세요.

PCIe 레인에서 스터브를 제한하는 것이 권장되지만, 추가 카드나 모듈로 라우팅하는 데 사용되는 커넥터에 스터브가 존재할 수 있습니다. 예를 들어, 수직으로 장착된 PCIe 추가 카드에 사용되는 엣지 커넥터는 스루홀 구성 요소일 수 있으며, 커넥터와 같은 레이어에서 라우팅할 때 이러한 스터브가 사용 가능한 신호 대역폭을 제한하는 역할을 할 수 있습니다. 커넥터의 배치를 고려할 때 반대 레이어에서 라우팅하는 것이 바람직할 수 있습니다.

PCIe 레인에서 커넥터 스터브 손실의 예

신호가 비아 스텁을 통과할 때 발생하는 간섭 효과와 PCIe 레인을 따라 DC 오프셋을 제거하기 위한 커패시터가 필요한 점을 고려할 때, 커넥터를 통과할 때 비아 스텁이 손실에 미치는 영향의 정도를 연구하는 것이 가치가 있습니다.

문제의 MiniPC 보드는 아래와 같이 슬롯 커넥터로 라우팅된 PCIe 인터페이스를 가진 Arria 10 FPGA를 사용합니다.

아래 분석을 위해 알아야 할 다른 중요한 사양은 보드 두께와 유전 상수입니다:

• 보드 두께 = 2.028 mm
• 모든 레이어에서 Dk = 3.6

레이아웃이 최신 PCIe 세대의 FPGA로 생성되지 않았지만, 다른 PCIe 세대의 대역폭 요구 사항과 비교하여 이 채널에서의 손실을 평가할 것입니다.

초기 시뮬레이션 결과

삽입 손실 시뮬레이션 결과는 Ansys SIwave를 사용하여 Tx 네트워크에 대해 캡처되었습니다; 이 결과는 아래와 같습니다. 보드를 Ansys SIwave로 가져오기 위해 Altium Designer 내의 EDB Exporter 유틸리티를 사용했습니다. 아래 결과에서 우리는 14-15 GHz 주변에서 -25 dB까지 낮아지는 저하를 보고, 그 후 더 높은 주파수에서 낮은 손실 수준으로 회복하는 것을 볼 수 있습니다.

이 극심한 손실이 스터브 때문이라는 것을 어떻게 알 수 있을까요? 그래프를 단순히 보는 것만으로는 문제가 스터브 때문이라고 증명되지 않지만, 이것이 스터브일 수 있다고 결론짓는 두 가지 좋은 이유가 있습니다.

1. 이 스터브들에서 첫 번째 사분기 파장 공진을 계산하면, 첫 번째 감소점이 대략 13GHz에서 예상될 것입니다. 이는 위에서 본 14-15GHz 공진과 매우 가깝습니다.
2. 14-15GHz 주변의 손실 프로파일은 좁은 대역폭을 가지고 있는데, 이는 중간-Q 공진기에서의 파괴적 간섭으로부터 예상되는 바로 그것입니다.
3. 모든 곡선은 스터브 동작을 나타내는 삽입 손실 그래프의 전형적인 형태를 가지고 있으며, 고려되는 모든 네트워크에는 PCB 레이아웃에 스터브가 있습니다.

이 그래프의 감소는 데이터 전송 속도를 약 8GHz(또는 2레벨/NRZ 신호화의 경우 16Gbps)에 해당하는 나이퀴스트 주파수로 제한합니다. 이는 PCIe Gen4에는 적합하지만 Gen5에는 적합하지 않습니다. 이 손실을 완전히 제거하거나 이 디자인을 Gen5 인터페이스와 함께 재사용하려면 레이아웃을 수정해야 합니다.

추가 조사 및 변경 사항

레이아웃을 변경할 수 있는 몇 가지 옵션은 다음과 같습니다:

1. 커넥터 핀을 비아를 통해 뒷면 층의 커패시터에 연결하세요: 몇 개의 추가적인 비아 전환들이 있긴 하지만, 연결은 뒷면 층에서 나와 비아를 통해 커패시터로 들어가므로, 백 드릴링 없이 스터브를 효과적으로 제거할 수 있습니다.
2. SMD 등가품으로 커넥터를 교체하세요: 이 방법은 커넥터 핀과 비아를 통한 두 층의 전환 없이도 스터브를 완전히 제거할 수 있습니다. 이는 어떠한 부품 교체도 필요하지 않으므로 가장 간단한 해결책이기도 하지만, 일부 재배선이 필요합니다.
3. 모든 스터브를 백드릴하세요: 이 방법은 추가 비용이 들고, 보통 약 10밀 정도의 작은 양의 스터브가 남게 되므로, 스터브가 매우 긴 경우에 가장 적합합니다.

레이아웃이 이미 완성된 경우, #1과 #2가 재작업이 가장 적게 필요할 수 있으므로 보통 가장 좋은 옵션입니다. 하지만 #2는 하부 층에 무엇이 있는지에 따라 달라질 수 있습니다. 옵션 #1의 경우, 여기 SMD 마운팅이 있는 예시 커넥터가 있습니다. #3은 제작 중 제어 깊이 드릴링의 비용을 지불할 의향이 있다면 적합합니다.

특정 주파수 주변에서 높은 손실이나 높은 반사와 같은 신호 무결성 문제가 관찰될 때, 이러한 현상이 강하게 공진하는 스터브에서 비롯될 수 있다고 예상할 수 있습니다. 차동 채널에서 이러한 현상이 발생하는 이유를 평가하려면, 비아 스터브 구조에서 구조적 공진의 집합을 계산해야 합니다. 이 작업이 어떻게 수행되는지 보여주는 가이드는 아래 비디오에서 찾을 수 있습니다.

포괄적인 시뮬레이션 기반 워크플로우에서 설계를 평가해야 할 때, Altium Designer®의 완벽한 PCB 설계, 레이아웃, 시뮬레이션 기능 세트를 사용하세요. 시스템에서 S-파라미터를 추출하여 신호 무결성 문제를 검토해야 할 때는 EDB Exporter 확장 프로그램을 사용하여 설계를 Ansys 필드 솔버로 가져와 다양한 SI/PI 시뮬레이션을 수행할 수 있습니다. 설계를 마치고 제조업체에 파일을 릴리스하려는 경우, Altium 365™ 플랫폼을 사용하면 프로젝트를 협업하고 공유하기가 쉽습니다.

우리는 Altium Designer와 Altium 365에서 가능한 것들의 겉면만 긁어봤을 뿐입니다. 오늘 Altium Designer + Altium 365의 무료 체험을 시작하세요.