패드와 비아가 전체 커패시터 기생 인덕턴스에 어떤 영향을 미치나요?

이전 기사에서 논의했듯이, 고주파 전력 분배 시스템에 인덕턴스가 미치는 영향을 결정하는 데는 여러 요소가 있습니다. 디커플링 캐패시터의 인덕턴스와 전력 평면의 인덕턴스에 대한 두 가지 주제가 이전 기사에서 다루어졌습니다. 이 기사에서는 캐패시터 풋프린트의 인덕턴스와 캐패시터 풋프린트에서 PCB 전력 평면으로 돌아가는 비아 인덕턴스에 초점을 맞출 것입니다. 여기에는 세라믹 및 탄탈럼 캐패시터의 다양한 유형 및 크기의 풋프린트와 다른 캐패시터의 캐패시터 기생 인덕턴스를 보여주는 테스트 결과가 포함됩니다.

캐패시터 기생 인덕턴스에 대한 물리적 기여 요소

복습을 위해, 등가 시리즈 인덕턴스(ESL)는 모든 구성 요소에 존재하는 캐패시터 기생 인덕턴스로, 그 길이가 0보다 길기 때문에 발생합니다. 이는 디커플링/바이패스 캐패시터의 용량성 반응에 있어 주요 제한 요소입니다. 이 인덕턴스에 기여하는 요소는 다음과 같습니다:

• 캐패시터 풋프린트에서 나오는 물리적 설계 기여
• 전력 평면까지의 캐패시터 비아 길이

전체 경로, 포함하여 접지 반환 경로,는 전기 회로의 인덕턴스를 결정합니다. 이 인덕턴스는 다음에 의해 영향을 받습니다:

• 전도체 길이가 짧고 전도체 간의 간격이 좁을수록 기생 인덕턴스가 감소합니다
• 플레인 레이어로 돌아가는 비아의 인덕턴스는 그라운드 리턴 비아까지의 거리에 따라 달라집니다. 비아의 지름이 커지고 길이가 길어질수록 인덕턴스가 증가합니다

그림 1에서 IC에서 디커플링 커패시터로의 인덕티브 경로가 빨간색으로 강조되어 있습니다.

효과적인 커패시터 인덕턴스는 커패시터, 커패시터의 풋프린트, 그리고 전원 평면까지의 비아 길이에 의해 형성된 루프의 단면적에 따라 달라집니다. 커패시터와 IC 사이의 전원 평면 쌍은 효과적인 인덕턴스에 추가됩니다. IC 전원 비아 길이, Vdd와 그라운드 비아 사이의 간격, 그리고 패키지 핀 길이도 이 인덕티브 경로에 기여하며, 따라서 커패시터의 기생 인덕턴스에 영향을 줍니다. 참고: 고성능 IC 패키지는 전원 경로에 평행한 평면을 형성하는 다수의 Vdd 및 그라운드 비아를 가지고 있어 효과적인 인덕턴스를 감소시킵니다.

커패시터 풋프린트 및 비아 배치

커패시터의 ESL은 해당 커패시터의 물리적 크기에 비례합니다. 결과적으로, 큰 전해 커패시터나 탄탈 커패시터는 작은 세라믹 커패시터보다 훨씬 더 높은 기생 인덕턴스를 가집니다. 또한, 0603 세라믹 커패시터는 더 큰 1206 커패시터보다 낮은 ESL을 가집니다.

위에서 언급한 바와 같이, 주어진 커패시터의 ESL에 기여하는 두 가지 요소는 커패시터 풋프린트의 크기와 배치입니다. 그림 2는 1206 및 0603 세라믹 커패시터의 커패시터 풋프린트를 보여주는 예입니다.

보시다시피, 커패시터의 형태와 비아 배치는 주어진 커패시터의 ESL 값을 두 배 이상 변경할 수 있습니다. 이는 비아의 인덕턴스가 커패시터 기생 인덕턴스와 직렬로 작동하기 때문입니다. 따라서 인덕턴스가 합쳐집니다. 그림의 값은 표면에 가장 가까운 Vdd/그라운드 평면 쌍에 연결된 커패시터로 측정된 값입니다(가장 짧은 비아).

이 그림에서, 전형적인 풋프린트로 장착될 때, 0603 커패시터는 1206 커패시터보다 40% 낮은 ESL을 가집니다. 위 그림의 패드도 커패시터 기생 인덕턴스와 직렬로 나타나는 일부 인덕턴스를 가지므로, 패드도 인덕턴스를 추가합니다. 심지어 SMD 커패시터에도 마찬가지입니다. 더 큰 패드는 더 큰 단면적을 가진 인덕터처럼 작동하므로 더 큰 기생 인덕턴스를 가집니다.

그림 3은 비아의 위치를 변경하고 더 많은 비아를 추가함으로써 커패시터의 유효 인덕턴스 영역을 줄일 수 있음을 보여줍니다. 이는 비아가 서로 병렬로 배치되기 때문이며, 병렬 인덕터는 낮은 등가 인덕턴스를 가집니다. 이는 또한 커패시터 리드의 ESL 값을 상당히 줄여주어 커패시터 리드의 기생 인덕턴스에 의해 생성된 자기 공진 주파수를 간단히 수정하는 방법을 제공합니다.

그림 3은 1206 풋프린트의 패드 사이에 비아를 배치할 수 있는 충분한 공간이 있음을 보여줍니다. 패드 사이에 4개의 비아가 배치될 때, ESL은 두 개의 비아 구성에 비해 53% 감소합니다. 이는 필요한 커패시터의 절반만으로도 동일한 유효 고주파 임피던스를 얻거나 시리즈 공진 주파수를 더 높은 값으로 이동시킬 수 있음을 의미합니다.

고전압 커패시터 예시

48V 입력을 DC/DC 컨버터에 사용하는 고전압 응용 분야는 표면 패턴 사이에 더 큰 공간을 요구하며 패드 사이에 비아를 배치하는 것을 금지합니다. 이는 그림 4에서 보여집니다.

이 구현에서는 ESL이 두 개의 비아 구성에서 상당히 감소하도록 패드의 가장자리에 인접하게 비아를 배치합니다.

주목할 점은 0603 캐패시터 또는 그보다 작은 케이스 크기를 가진 캐패시터는 패드 사이에 비아를 위한 충분한 공간이 없기 때문에, 패드 가장자리에 인접하게 배치해야 한다는 것입니다. 그림 4의 4비아 디자인은 이전의 2비아 디자인보다 약 50% 낮은 ESL을 가집니다. 또한, 이 그림에서는 0603 풋프린트에 대해 0.05인치 간격을 선택하여 50-mil 피치 BGA의 가장자리 근처에 배치할 수 있도록 하면서 동일한 라우팅 채널을 허용하도록 했습니다. 이러한 유형의 구현을 사용하는 경우, 리플로우 공정 중에 솔더가 구멍으로 흘러 들어가지 않도록 솔더 마스크의 디자인에 주의해야 한다는 점이 중요합니다. 대안으로, 비아를 막아 이러한 문제가 발생하는 것을 방지할 수 있습니다.

그림 4의 0402 풋프린트 비아 패턴은 1.0 mm 피치 BGA의 피치에 맞출 수 있습니다. 그러나, 이 캐패시터 크기는 대형 PCB에 조립하기가 훨씬 더 어렵기 때문에, 작은 풋프린트로 얻는 ESL의 소폭 감소가 일반적으로 그 문제를 감수할 가치가 없다는 점을 알아야 합니다.

어떤 경우에는 위에서 언급한 바와 같이 추가 비아를 드릴링하는 비용과 솔더 마스크의 타이트한 기하학적 구조를 제어하는 어려움 때문에 네 개의 비아 구성이 바람직하지 않을 수 있습니다. 만약 두 개의 비아 구성이 선택된다면, 예를 들어 그림 5에 표시된 것과 같이, 두 비아가 패드의 끝이 아닌 옆면에 배치되는 한 매우 효과적일 수 있습니다.

그림 5는 옆면에 두 개의 비아가 네 개의 비아 예제보다 200 pH 더 큰 ESL을 생성하지만, 두 비아가 끝에 배치되었을 때보다는 여전히 훨씬 적은 인덕턴스를 가진다는 것을 보여줍니다. 탄탈륨 캐패시터의 경우, 그림 6에 표시된 바와 같이, 이러한 큰 캐패시터 풋프린트에 여러 개의 비아를 가지는 데는 두 가지 이유가 있습니다—ESL과 ESR을 줄이기 위해서입니다.

15mΩ의 ESR을 가진 탄탈륨 캐패시터가 있습니다. 이러한 캐패시터를 사용하면, 여섯 개의 비아 패턴이 두 개의 비아 풋프린트의 절반의 ESL과 ESR을 가질 수 있습니다.
캐패시터 비아 길이 대 전원 평면

표 1은 여러 가지 일반적으로 사용되는 캐패시터의 목록입니다. 이는 캐패시터의 ESL이 전원 평면 쌍까지의 비아 길이의 함수임을 보여줍니다.

이 ESL은 커패시터가 V1/GND 쌍에 연결될 때 V5/GND 쌍에 연결될 때보다 상당히 낮습니다. 표 1에서, V1에 연결되는 비아의 길이는 13.5 밀이고 V5에 연결되는 비아의 길이는 77.5 밀입니다.

앞서 언급한 내용을 한 단계 더 발전시켜, 동일한 커패시터를 동일한 풋프린트로 나란히 장착하고 서로 다른 PWR/GND 평면 쌍에 연결하는 실험이 진행되었습니다. 이러한 실험은 전원과 접지 평면 사이에 얇은 유전체가 있는 여러 스택업에서 최소 두 가지 다른 풋프린트 디자인으로 수행되었습니다. 방정식 1은 0603 세라믹 커패시터의 측정된 ESL에 매우 근접한 근사치를 보여줍니다.

표 1에서 보듯이, 커패시터가 보드의 반대편에 있는 전원 및 접지 평면 쌍에 연결될 때 ESL 값이 두 배로 증가할 수 있습니다. 참고: Johnson 0603 커패시터의 측정된 ESL 값은 AVX 커패시터보다 120 pH 높았습니다. 이는 Johnson이 약간 더 두꺼운 외부 유전체 층을 가지고 있었기 때문이라고 가정합니다. 증가된 인덕턴스는 10 nF 및 100 nF 0603 커패시터의 여러 배치에서 관찰되었습니다.

요약

커패시터의 풋프린트와 커패시터에서 PCB 전원 평면으로의 비아는 설계에 원치 않는 유도성을 상당히 추가합니다. SMD 커패시터를 패드에 장착하기 위해 사용하는 비아의 수를 선택하거나 관통 홀 리드의 길이를 단축하는 것과 같은 간단한 설계 선택은 커패시터 기생 유도성을 제한하는 데 큰 도움이 될 수 있습니다.

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참조

1. Ritchey, Lee W. 및 Zasio, John J., "처음부터 올바르게, 고속 PCB 및 시스템 설계에 관한 실용적인 핸드북, 제1권."