Kết nối mặt phẳng đất trong PCB HDI giúp duy trì tính toàn vẹn tín hiệu

Thiết kế PCB tốc độ cao yêu cầu kết nối mass xuyên suốt toàn bộ stackup của PCB. Cách phổ biến nhất để thực hiện điều này trong stackup tiêu chuẩn với các tín hiệu tốc độ thấp là dùng via stitching. Các via này kết nối nhiều plane mass và vùng đổ đồng mass trong stackup PCB nhằm duy trì tham chiếu 0 V rõ ràng ở mọi vị trí dọc theo đường đi của tín hiệu tốc độ thấp hoặc tốc độ cao.

Nhưng điều gì xảy ra trong một thiết kế HDI, nơi không gian định tuyến theo phương dọc là cực kỳ hạn chế? Trong các thiết kế HDI, chúng ta thường ưu tiên dùng (hoặc buộc phải dùng) microvia blind và buried để tạo kết nối cho tín hiệu, và xu hướng tương tự cũng thường xuất hiện với các kết nối mass. Điều này có thể tạo ra những vấn đề lớn về kết nối mass khi các tín hiệu tốc độ cao di chuyển qua các lớp trong stack.

Thật không may, không có cách tốt nào để kiểm tra kiểu kết nối mass mà chúng ta cần trong các thiết kế HDI chỉ bằng các rule và constraint thiết kế. Một lý do cho điều này, như chúng ta sẽ thấy, là do cách bố trí chân trên các package BGA. Trong bài viết này, tôi sẽ trình bày vì sao điều này gây ra các vấn đề về signal integrity và bạn có thể làm gì để khắc phục.

Điều Gì Tạo Ra Kết Nối Mass Kém

Vấn đề kết nối mass kém xuất phát từ việc sử dụng blind via và buried via trong fanout routing, cụ thể là tại các chân mass trong vùng fanout routing của BGA. Do pinout của package, các via được dùng trong fanout có thể kết thúc ở một lớp chưa đủ sâu trong stackup.

Hình bên dưới cho thấy một ví dụ về kết nối mass tốt cho một stripline đi ra từ BGA. Trong ví dụ này, via GND ở vòng ngoài kết thúc trên một lớp GND nằm phía trên lớp tín hiệu. Chân GND ở hàng bên trong sau đó chuyển xuống lớp nằm dưới tín hiệu stripline. Vì via GND bên trong tiếp xúc với cả plane GND phía trên và phía dưới, nó giúp đảm bảo rằng các lớp plane duy trì cùng một tham chiếu 0 V quanh tín hiệu stripline.

Kết nối mass lý tưởng trong một thiết kế HDI: các via stitching có thể chạy song song với các via tín hiệu để đảm bảo tham chiếu 0 V được duy trì dọc theo tuyến định tuyến.

Dòng hồi tiếp tạo ra trong tình huống này được minh họa bằng các mũi tên. Dòng hồi tiếp tạo thành điều kiện biên điện từ cho trường điện từ và xác định điện cảm dọc theo đường dòng đó. Pinout của bộ xử lý đôi khi được bố trí sao cho các chân mass không nằm gọn quanh các tín hiệu, vì vậy fanout tự động không thể tạo ra tình huống như hình trên.

Trong một số trường hợp, nhà thiết kế có thể nghĩ rằng họ chỉ cần một via từ L1 xuống L2 để chạm vào plane GND đầu tiên ở lớp bên trong. Kết quả là dòng hồi tiếp sẽ hình thành quanh một via nằm xa hơn nhiều so với tín hiệu đang được định tuyến, đặc biệt với stripline nằm sâu hơn trong các lớp bên trong.

Vậy chính xác vấn đề ở đây là gì? Nó góp phần gây ra hai vấn đề về signal integrity:

• Nhiễu xuyên âm cục bộ do tín hiệu gây ra
• Nhiễu chuyển mạch đồng thời trên các IO khác
• Khả năng đo được phát xạ bức xạ cao hơn

Giải pháp không phải là tối ưu nhất, nhưng khá đơn giản: đặt một via stitching ngay sát bên cạnh các điểm chuyển lớp của tín hiệu. Trong một thiết kế HDI, tốt hơn hết là đặt một via xuyên lỗ để giúp đảm bảo tất cả các plane ở cùng mức thế 0 V. Tuy nhiên, bước bi bi BGA có thể không cho phép điều này trong fanout routing. Vì vậy, trong nhiều trường hợp, chúng ta chỉ có thể dùng một via stitching blind/buried để nối mass. Trong fanout routing của BGA, đây thực ra lại là phương án tốt hơn vì via xuyên lỗ gần nhất có thể không thể tiếp cận được cho đến khi bạn đã đi khá xa khỏi vùng fanout.

Đôi Khi Pinout Của Package Thật Sự Rất Tệ

Có một sự thật mà có thể chúng ta không muốn thừa nhận, nhưng hoàn toàn đúng: một số pinout package thực sự rất tệ trong việc đảm bảo kết nối mass, và điều này không chỉ riêng với các thiết kế HDI. Có lẽ nhà thiết kế package chỉ xem các chân mass là đường mà dòng điện rời khỏi chip. Nhưng chúng còn hơn thế rất nhiều: các chân mass với tham chiếu 0 V ổn định tạo thành điều kiện biên cho trường điện từ. Đó là lý do vì sao, ở tần số ngày càng cao, các chân mass ảnh hưởng mạnh đến nhiễu xuyên âm, phối hợp trở kháng via và insertion loss trong vùng fanout routing của BGA.

Hình dưới đây cho thấy pinout lý tưởng về mặt lý thuyết cho bất kỳ BGA nào. Đây không phải là ví dụ giả định; đó là pinout thực tế của một chip Optical phy hoạt động ở tốc độ dữ liệu 56G (băng thông kênh 28 GHz) với pitch 0,8 mm. Các thiết kế hoạt động ở tốc độ dữ liệu cao hơn (112G-PAM4 và 224G-PAM4) còn đẩy pitch xuống thấp tới 0,5 mm vì điều này là cần thiết để duy trì chuyển tiếp có độ tán sắc thấp cho các tín hiệu serial tốc độ cao.

56G-phy-ballout.png

Với pitch 0,8 mm và số lượng lớp lớn, PCB hầu như luôn quá dày để dùng via xuyên lỗ cho fanout routing do các giới hạn về via có tỷ lệ khía cạnh cao. Do đó, chúng ta thường xếp chồng microvia và chuyển tiếp sang buried via để đi tới các lớp tín hiệu bên trong. Trong ví dụ trên, các via mass đặt cạnh các via tín hiệu luôn đảm bảo rằng kết nối mass có thể được duy trì cho các tuyến stripline; mỗi hàng tín hiệu sẽ có một hàng mass riêng phía sau nó kết nối với cả hai plane.

Ví dụ 1: NRF54LM20A-PAAA

Bây giờ hãy xem một số pinout thực tế cho các thiết kế HDI. Hình dưới đây cho thấy một ví dụ định tuyến cho linh kiện mã NRF54LM20A-PAAA from Nordic Semiconductor. Các chân mass được đánh dấu bằng đường viền màu vàng. Mặc dù đây là BGA fine-pitch 98 chân (pitch 0,35 mm), nó chỉ có 11 chân mass được phân bố thưa thớt quanh pinout.

Vị trí các bi GND trong package NRF54LM20A-PAAA. Pitch nhỏ (0,35 mm) ngăn việc sử dụng các via xuyên lỗ tiêu chuẩn.

Mặc dù thiết kế có một số chân GND nằm gần nhiều tín hiệu, chúng chỉ được nối trực tiếp với plane mass trên L2 bằng blind microvia. Có 3 via GND xuyên lỗ ở gần đó, nhưng đây là những via duy nhất kết nối tới các plane bên trong gần các điểm chuyển tiếp tín hiệu microvia trong vùng fanout của BGA.

Điều đó sẽ khiến linh kiện này có nguy cơ bị nhiễu ground bounce và nhiễu xuyên âm trong vùng fanout routing; tuy nhiên, do biên độ điện áp nguồn cho phép cao và vì thế biên nhiễu của linh kiện này cũng lớn, nên đây có thể không phải là vấn đề quá nghiêm trọng. Nhưng khi xem một loại linh kiện khác, chẳng hạn bộ nhớ tốc độ cao, chúng ta có thể thấy vì sao đây có thể là một vấn đề lớn. Lý tưởng nhất, chúng ta cần hoàn thành hai việc:

• Bổ sung thêm các via xuyên lỗ GND xung quanh mép BGA
• Thêm các via stitching bên trong khi các tín hiệu chuyển lớp nằm xa các via xuyên lỗ

Tất nhiên, việc đây có thực sự là vấn đề lớn hay không còn phụ thuộc vào các tín hiệu liên quan, đặc biệt là khi xét đến EMI từ các chuyển tiếp qua via. Các giao tiếp nhanh nhất trên linh kiện này là giao tiếp USB và các đường SPI; trong đó, SPI sẽ là giao tiếp có rủi ro EMC lớn nhất (vì những lý do tôi đã trình bày ở đây). Do đó, các đường SPI cần các via stitching gần nhất, trong khi các GPIO có tải lớn hoặc các đường I2C thường vẫn có thể hoạt động mà không cần via stitching đặt quá gần.

Ví dụ 2: Mô-đun DRAM Tùy Chỉnh

Bây giờ hãy xem một pinout khác cho một mô-đun DRAM tùy chỉnh (bộ nhớ DDR4-3200) từ một nhà cung cấp bán dẫn lớn. Mô-đun cụ thể này khá phổ biến trong các hệ thống máy tính nhúng và nó gom nhiều bytelane vào trong một mô-đun duy nhất. Footprint được hiển thị bên dưới với các chân GND được tô nổi bật.

Footprint của mô-đun DRAM tùy chỉnh. Các pad được tô nổi bật cho thấy chân mass.

Nếu bạn dùng blind via L1-L2 cho các kết nối chân mass, bạn gần như chắc chắn sẽ gặp nhiễu chuyển mạch đồng thời và nhiễu xuyên âm cao trong vùng fanout. Bất kỳ tín hiệu nào được định tuyến vào một lớp tín hiệu bên trong (L3, L5, v.v.) sẽ không có kết nối via stitching ở gần nếu chỉ dùng blind via L1-L2 cho các chân mass.

Vì linh kiện này được thiết kế theo package không chuẩn JEDEC và không có routing channel tiêu chuẩn, nó cần ít nhất 4 hoặc 5 lớp tín hiệu để giải quyết việc định tuyến (point-to-point). Ngoài ra, cách sắp xếp các chân tín hiệu sẽ đòi hỏi microvia xếp chồng và một buried via để đi tới tất cả các lớp tín hiệu. Tuy nhiên, cần thấy rõ rằng vị trí các chân mass trong pinout khiến một số tín hiệu nằm xa chân mass.

Giải quyết vấn đề này đòi hỏi:

• Lập kế hoạch cho một chuyển tiếp via blind/buried trên tất cả các chân GND để kết nối tất cả các plane GND bên dưới mô-đun
• Đặt thêm các via xuyên lỗ quanh ranh giới package
• Đặt các buried microvia/via cơ khí buried bên trong để stitching giữa các lớp

Bây giờ hãy so sánh điều này với package chuẩn JEDEC điển hình cho bộ nhớ DDR, chẳng hạn chip nhớ DDR4 của Micron được hiển thị bên dưới.

Vì sao package này có nhiều khả năng cho hiệu năng tốt hơn về ground bounce, nhiễu xuyên âm và EMI?

• Số lượng chân và số hàng/cột thấp hơn, nên nhiều khả năng số lớp cũng đủ thấp để cho phép dùng via xuyên lỗ.
• Pitch là 0,8 mm, đủ lớn để cho phép dùng via xuyên lỗ trong dog-bone fanout hoặc via-in-pad.
• Hầu như tất cả các chân tín hiệu tốc độ cao đều cách một chân VSS không quá 1,6 mm (khoảng cách 2 chân).
• Routing channel cho phép thêm một số via stitching khi cần, ví dụ trong vùng A7/A9/A13/A17.

Nếu pinout của mô-đun tùy chỉnh này chỉ được dùng cho một linh kiện có tín hiệu tốc độ thấp, thì thiết kế có lẽ sẽ không gặp vấn đề đáng kể về nhiễu xuyên âm, ground bounce và EMI. Tuy nhiên, linh kiện này chứa nhiều giao tiếp DDR4 chạy ở xung 1600 MHz (tốc độ dữ liệu 3200 MT/s), đòi hỏi sườn tín hiệu nhanh vì mục đích timing. Sườn tín hiệu nhanh hơn nhiều đó khiến các vấn đề SI, EMI và nhiễu xuyên âm liên quan đến kết nối GND không đủ trên các lớp tín hiệu bên trong trở nên dễ nhận thấy hơn nhiều.

Giải Pháp: Hãy Đặt Các Via GND Trước!

Sai lầm lớn nhất mà một nhà thiết kế có thể mắc phải trong các thiết kế này là đặt các via cho các chân GND sau khi đã đi dây các chân tín hiệu. Nếu bạn đặt các via GND trước, chúng sẽ đóng vai trò như các ràng buộc đi dây đối với các tín hiệu của bạn và bạn sẽ buộc phải đi dây vòng qua chúng, nhưng đổi lại bạn sẽ tránh được một nhóm vấn đề SI quan trọng trong thiết kế HDI. Điều này tốt hơn rất nhiều so với việc đi dây mọi thứ trong một thiết kế HDI, rồi sau đó mới nhận ra rằng bạn đã không bố trí đủ via nối đất trong fanout!

Dù bạn cần xây dựng các hệ thống điện công suất đáng tin cậy hay các hệ thống số tiên tiến, hãy sử dụng bộ tính năng thiết kế PCB đầy đủ cùng các công cụ CAD đẳng cấp thế giới của Altium. Altium mang đến nền tảng phát triển sản phẩm điện tử hàng đầu thế giới, hoàn chỉnh với các công cụ thiết kế PCB tốt nhất trong ngành và các tính năng cộng tác liên ngành dành cho các nhóm thiết kế tiên tiến. Liên hệ với chuyên gia của Altium ngay hôm nay!