Erklärt, als wäre ich ein Designer: ELIC PCB und HDI-Verdrahtung

Nach den IPC-2226 Standards gibt es mehrere standardmäßige PCB-Stackups, die das HDI-PCB-Routing unterstützen und somit das Trace-Routing in feinpolige BGA-Komponenten ermöglichen. Die meisten der standardmäßigen HDI-PCB-Stackup-Konstruktionen verwenden ein Kern- (vergrabenes) Via und/oder ein Durchgangsloch-Via, das alle Schichten berührt. Standard-HDI-PCB-Stackups können auch Skip-Vias auf der Oberflächenschicht zusätzlich zu den standardmäßigen blinden/vergrabenen Mikrovias verwenden, um BGA-Ausbrüche den Zugang zu den inneren Schichten einer PCB zu ermöglichen.

Mit PCBs, die noch mehr Schichten enthalten und dünner als je zuvor werden, werden neue Techniken verwendet, um die Verbindungsdichte zu erhöhen. Der komplexeste HDI-Routing- und Stackup-Designstil, der heute verwendet wird, wird als Every Layer Interconnect (ELIC) bezeichnet. Dieser Routing-Stil folgt einer einfachen Idee: Mikrovias durch das gesamte PCB-Stackup zu erweitern, sodass Signale auf hochdichten Verbindungen zwischen beliebigen Schichtsets im PCB geroutet werden können. Das mag wie eine harmlose Erlaubnis klingen, stellt aber Einschränkungen an den Herstellungsprozess und die Materialsets, die zum Bau der PCB verwendet werden, dar. Wir werden uns in diesem Artikel näher mit ELIC beschäftigen.

Ein ELIC-PCB-Stackup entwerfen

ELIC wird manchmal als Any-Layer-HDI bezeichnet, was bedeutet, dass Signale auf hochdichten Verbindungen zwischen beliebigen Schichten im Stapel geführt werden können. Diese fortschrittlichen HDI-Leiterplatten enthalten mehrere Schichten von kupfergefüllten, in Pad gestapelten Mikrovias, die noch komplexere Verbindungen ermöglichen. Bei der Verwendung von ELIC auf einer HDI-Platine verfügt jede Schicht über ihre eigenen kupfergefüllten, lasergebohrten Mikrovias. ELIC verwendet ausschließlich gestapelte, kupfergefüllte Mikrovias, um Verbindungen durch jede Schicht herzustellen. Dies ermöglicht Verbindungen zwischen beliebigen zwei Schichten in der Leiterplatte, sobald die Schichten gestapelt sind. Dies bietet nicht nur ein erhöhtes Maß an Flexibilität, sondern ermöglicht es den Designern auch, die Verbindungsdichte auf jeder Schicht zu maximieren.

Das Bild unten zeigt eine seitliche Querschnittsansicht eines ELIC-HDI-Stapels. Dieses Mikroschnittbild enthält gestapelte Mikrovias im gesamten Leiterplattenstapel, könnte aber auch in verschiedenen Bereichen gestaffelte Mikrovias enthalten.

Durchkontaktierungen sind nicht mehr notwendig, da alle Verbindungen zwischen den Platinen bereits im initialen Aufbau hergestellt werden. Da ELIC eine kupfergefüllte Struktur verwendet, sind Plattierungstechniken für gefüllte Vias (z.B. VIPPO) nicht erforderlich. Dieser spezielle Stackup widerspricht der IPC-Warnung bezüglich der Zuverlässigkeit von Mikrovias, da wir gestapelte Mikrovias haben, die sich über den gesamten PCB-Stackup erstrecken. Nicht alle Hersteller können eine Ausbeute für ELIC-PCBs ohne latente Defekte durch Reflow garantieren. Seien Sie vorsichtig bei der Auswahl eines Herstellers, der diese Garantien bieten kann, und stellen Sie sicher, dass Sie deren DFM-Regeln implementieren, um sicherzustellen, dass Ihre Platine die Qualitäts- und Akzeptanzkriterien erfüllt.

ELIC-Herstellung

Der ELIC-Herstellungsprozess beginnt mit einem ultradünnen Kern mit laser-gebohrten Mikrovias und einer soliden, kupfergefüllten Basis. Nachdem das initiale Mikrovia auf einer inneren Schicht mit Kupfer gefüllt wurde, wird die nächste dielektrische Schicht in sequentieller Laminierung hinzugefügt. Laserbohren wird auf die neue Schicht angewendet, um den ELIC-PCB-Stack zu bauen, gefolgt von dem Füllen der Vias in dieser Schicht mit Kupfer. Dies wird wiederholt, bis der gewünschte Stack mit kupfergefüllten Mikrovias aufgebaut ist. Die sequentielle Kupferfüllung verbessert die strukturelle Integrität der Platine und ist notwendig, um Dimpling/Voiding in den inneren Mikrovias zu verhindern, solange der Aufbau starke Plattierungsschnittstellen erzeugt, sollten gestapelte Mikrovias verwendet werden.

DFM für ELIC-Leiterplatten

Allgemein gibt es einige einfache DFM-Regeln, die beim Floorplanning einer HDI-Leiterplatte, die ELIC verwendet, befolgt werden sollten. Zusätzlich zur Befolgung der Empfehlungen Ihres HDI-Fertigungshauses, stellen Sie sicher, dass Sie diese allgemeinen Empfehlungen umsetzen:

• Wählen Sie das geeignete Mikrovias-Aspektverhältnis, um die Zuverlässigkeit der gefertigten nackten Platine zu gewährleisten
• Stellen Sie sicher, dass Sie gefüllte Mikrovias in den internen Schichten spezifizieren, um Hohlraumbildung/Einsenkungen zu verhindern
• Passen Sie sorgfältig die Schichtdicke mit dem Abstand und der Leiterbahnbreite für impedanzkontrollierte Leitungen an, um sicherzustellen, dass Sie Ihre Fanout-Strategie umsetzen können
• Die Schichtanordnung muss durchgehend symmetrisch im Gerät gestaltet werden

ELIC-Anwendungen

ELIC hat seinen Platz in Leiterplatten für GPUs und Speicherkarten gefunden, aber auch neuere Smartphones, Tablets und tragbare Geräte können mit ELIC entworfen werden. Diese Anwendungen erfordern in der Regel Komponenten mit hoher Pinanzahl und feinem Pitch. Diese Platinen verwenden auch tendenziell 10 oder mehr Schichten. Der Einsatz von ELIC in diesen Anwendungen ermöglicht es Designern, die erforderlichen Verbindungen auf Platinen mit kleinem Fußabdruck zu verlegen.

ELIC-Leiterplattenstapelungen werden häufig in Hochgeschwindigkeitsanwendungen verwendet, die eine hohe IO-Dichte erfordern, wie bei FPGAs, bei denen mehrere Schnittstellen im Gerät instanziiert werden. ELIC kann auch bei einigen Platinen verwendet werden, die die RF-Verlegung auf PTFE-Materialien unterstützen müssen. In beiden Fällen werden Impedanzfehlanpassung und daraus resultierender Rückflussverlust in diesen Leitungen dominieren, da die Routen typischerweise kurz sein können. Es ist möglich, über Schichten hinweg zu verlegen, ohne Stubs in diesen Platinen zu hinterlassen, da kein Rückbohren erforderlich sein wird. Wenn jedoch die Routen länger werden, beginnen die dielektrischen Verluste auf diesen Routen zu dominieren und werden die nützliche Leiterbahnlänge begrenzen. Behalten Sie diese Punkte im Hinterkopf, wenn Sie Materialien für Ihre HDI-Platine auswählen.

ELIC ist auch bei einigen HDI starr-flexiblen Leiterplatten üblich geworden. Die Paketgrößen wurden noch weiter reduziert, indem ELIC-fähige Leiterplatten mit gefalteten starr-flexiblen Platinen in einem einzigen Paket kombiniert wurden, solange jeder Biegebereich so gewählt wird, dass übermäßiger Stress auf Mikroviaschichten vermieden wird. Die Standard-Design-Techniken für Flexbänder gelten, wie sie auch in anderen Anwendungen angewendet würden, aber der Einsatz von ELIC ermöglicht es, Bänder in kleinere Leiterplatten zu integrieren.

Innere Signallagen in hochdichten, hochgeschwindigkeits Designs werden mehrere Masse-/Stromversorgungsebenen haben, die dabei helfen können, Signallagen voneinander abzuschirmen und Übersprechen zu reduzieren. Dies unterstützt die EMC-Konformität, indem überschüssige Strahlung abgeschirmt wird. Es gibt einige moderate Lagenanzahl-Stackups, die hochdichte Fanouts unterstützen und die EMC-Konformität fördern können; kreative Layoutstrategien auf diesen Platinen können dabei helfen, die Anzahl der Signallagen niedrig zu halten und ermöglichen die Nutzung zusätzlicher Masse, was den doppelten Effekt hat, Übersprechen und EMI zu reduzieren.

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