HDI PCB에서 그라운드 플레인 연결은 신호 무결성을 유지합니다

고속 PCB 설계에서는 PCB 스택업 전체에 걸친 그라운드 연결성이 필요합니다. 저속 신호가 포함된 표준 스택업에서 이를 구현하는 가장 일반적인 방법은 스티칭 비아를 사용하는 것입니다. 이러한 비아는 PCB 스택업 내의 여러 그라운드 플레인과 포어를 연결하여, 저속 또는 고속 라우팅 경로를 따라 어디에서나 명확한 0V 기준이 유지되도록 합니다.

그렇다면 수직 라우팅 공간이 매우 제한적인 HDI 설계에서는 어떻게 될까요? HDI 설계에서는 신호 연결을 위해 블라인드 및 베리드 마이크로비아를 사용하는 것을 선호하거나, 그렇게 해야 하는 경우가 많으며, 그라운드 연결에서도 같은 경향이 나타나는 경우가 많습니다. 이로 인해 고속 신호가 레이어 스택을 이동할 때 그라운드 연결성에 큰 문제가 생길 수 있습니다.

안타깝게도 HDI 설계에서 필요한 유형의 그라운드 연결성을 설계 규칙 및 제약 조건만으로는 제대로 검사할 좋은 방법이 없습니다. 그 이유 중 하나는, 아래에서 보겠지만, BGA 패키지의 핀아웃 설계 때문입니다. 이 글에서는 이것이 왜 신호 무결성 문제를 일으키는지, 그리고 이를 해결하기 위해 무엇을 할 수 있는지 설명하겠습니다.

좋지 않은 그라운드 연결성을 만드는 원인

좋지 않은 그라운드 연결성 문제는 팬아웃 라우팅에서 블라인드 및 베리드 비아를 사용하는 데서 비롯되며, 특히 BGA 팬아웃 라우팅의 그라운드 핀에서 두드러집니다. 패키지 핀아웃과 팬아웃에 사용되는 비아는 스택업에서 충분히 깊지 않은 레이어에서 종단될 수 있습니다.

아래 이미지는 BGA에서 나오는 스트립라인 라우트에 대해 양호한 그라운드 연결성의 예를 보여줍니다. 이 예에서는 바깥쪽 GND 비아가 신호 레이어 위쪽의 GND 레이어에서 종단됩니다. 그리고 안쪽 열의 GND 핀은 스트립라인 신호 아래 레이어로 내려갑니다. 안쪽 GND 비아는 위쪽과 아래쪽 GND 플레인 모두에 접촉하므로, 스트립라인 신호 주변에서 플레인 레이어가 동일한 0V 기준을 유지하도록 돕습니다.

HDI 설계에서 이상적인 그라운드 연결성: 스티칭 비아가 신호 비아를 따라 함께 배치되어, 라우팅 경로를 따라 0V 기준이 유지되도록 할 수 있습니다.

이 상황에서의 리턴 전류는 화살표로 표시된 경로를 따라 흐릅니다. 이 리턴 전류는 전자기장의 전자기적 경계 조건을 형성하며, 해당 전류 경로를 따른 인덕턴스를 결정합니다. 프로세서 핀아웃은 때때로 그라운드가 신호 주변에 적절히 배치되지 않도록 구성되기 때문에, 자동 팬아웃만으로는 위에 보인 것과 같은 상황을 만들 수 없습니다.

어떤 경우에는 설계자가 내부 레이어의 첫 번째 GND 플레인에 접촉하기 위해 L1에서 L2로 가는 비아 하나만 있으면 충분하다고 생각할 수 있습니다. 그 결과, 특히 더 깊은 내부 레이어에서 스트립라인 라우팅을 할 경우, 라우팅되는 신호에서 훨씬 더 멀리 떨어진 비아 주변으로 리턴 전류가 형성됩니다.

그렇다면 정확히 어떤 문제가 생길까요? 이는 다음 두 가지 신호 무결성 문제에 기여합니다:

• 신호에 의한 국부 크로스토크
• 다른 IO에서의 동시 스위칭 노이즈
• 더 높은 방사성 방출이 측정될 가능성

해결책은 최적은 아니지만 간단합니다. 신호 전환 지점 바로 옆에 스티칭 비아를 배치하는 것입니다. HDI 설계에서는 모든 플레인이 동일한 0V 전위를 갖도록 보장하기 위해 스루홀을 배치하는 것이 바람직합니다. 하지만 BGA 볼 피치 때문에 팬아웃 라우팅에서는 이것이 불가능할 수 있습니다. 따라서 실제로는 그라운드를 연결하기 위해 블라인드/베리드 스티칭 비아만 제공할 수 있는 경우가 많습니다. BGA 팬아웃 라우팅에서는 오히려 이것이 더 바람직하기도 한데, 가장 가까운 스루홀 비아가 팬아웃 영역에서 멀리 벗어나야만 접근 가능한 경우가 있기 때문입니다.

때로는 패키지 핀아웃이 형편없는 경우도 있습니다

우리가 인정하고 싶지 않을 수도 있지만 분명한 사실이 하나 있습니다. 일부 패키지 핀아웃은 그라운드 연결성을 보장하는 데 정말 형편없으며, 이는 HDI 설계에만 국한된 문제가 아닙니다. 패키지 설계자는 아마도 그라운드 핀을 단지 전류가 칩을 빠져나가는 경로로만 볼 수 있습니다. 그러나 실제로는 그 이상입니다. 안정적인 0V 기준을 가진 그라운드 핀은 전자기장의 경계 조건을 형성합니다. 그래서 주파수가 높아질수록, 그라운드 핀은 BGA 팬아웃 라우팅 영역에서 크로스토크, 비아 임피던스 정합, 삽입 손실에 큰 영향을 미칩니다.

아래 이미지는 어떤 BGA에도 적용할 수 있는 이론적으로 이상적인 핀아웃을 보여줍니다. 이것은 억지로 만든 예가 아니라, 56G 데이터 레이트(28GHz 채널 대역폭)에서 동작하고 0.8mm 피치를 갖는 Optical phy 칩의 실제 핀아웃입니다. 더 높은 데이터 레이트(112G-PAM4 및 224G-PAM4)로 동작하는 설계에서는 고속 직렬 신호에 대해 저분산 전환을 유지해야 하므로 피치가 0.5mm까지 낮아지기도 합니다.

56G-phy-ballout.png

0.8mm 피치와 많은 레이어 수를 갖는 경우, PCB는 거의 항상 너무 두꺼워서 팬아웃 라우팅에 스루홀 비아를 사용할 수 없습니다. 이는 높은 종횡비 비아의 한계 때문입니다. 따라서 일반적으로는 마이크로비아를 적층하고 베리드 비아로 엇갈려 이동하여 내부 신호 레이어에 도달합니다. 위의 예에서는 신호 비아 옆에 배치된 그라운드 비아가 스트립라인 라우트에 대해 항상 그라운드 연결성이 유지되도록 보장합니다. 각 신호 행 뒤에는 두 플레인에 모두 연결되는 전용 그라운드 행이 존재하게 됩니다.

예 1: NRF54LM20A-PAAA

이제 HDI 설계에서의 실제 핀아웃 몇 가지를 살펴보겠습니다. 아래 이미지는 Nordic Semiconductor의 NRF54LM20A-PAAA 부품 번호에 대한 라우팅 예를 보여줍니다. 그라운드 핀은 노란색 윤곽선으로 표시되어 있습니다. 이것은 98핀 파인피치 BGA(0.35mm 피치)이지만, 핀아웃 전반에 듬성듬성 분포된 그라운드 핀은 11개뿐입니다.

NRF54LM20A-PAAA 패키지에서 GND 볼의 위치. 작은 피치(0.35mm) 때문에 표준 스루홀 비아를 사용할 수 없습니다.

이 설계에는 많은 신호에 가까운 GND 핀이 일부 포함되어 있지만, 이들은 블라인드 마이크로비아를 통해 L2의 그라운드 플레인에만 직접 연결됩니다. 가까운 곳에 스루홀 GND 비아가 3개 있지만, BGA 팬아웃 영역에서 마이크로비아 신호 전환 근처의 내부 플레인에 연결되는 비아는 이것들뿐입니다.

이 경우 이 디바이스는 팬아웃 라우팅 영역에서 그라운드 바운스 노이즈와 크로스토크 위험에 노출될 수 있습니다. 다만 이 부품은 허용 전원 전압 범위가 높고 그에 따라 노이즈 마진도 크기 때문에, 큰 문제가 아닐 수도 있습니다. 그러나 고속 메모리와 같은 다른 유형의 부품을 보면 왜 이것이 큰 문제가 될 수 있는지 알 수 있습니다. 이상적으로는 다음 두 가지 작업이 필요합니다:

• BGA 가장자리 주변에 GND 스루홀 추가
• 신호 전환 지점이 스루홀에서 멀리 떨어져 있을 때 내부 스티칭 비아 포함

물론 이것이 실제로 큰 문제인지 여부는 해당 신호의 특성에 달려 있으며, 특히 비아 전환에서 발생하는 EMI와 관련이 있습니다. 이 부품에서 가장 빠른 인터페이스는 USB 인터페이스와 SPI 라인이며, 후자가 EMC 위험이 가장 큰 인터페이스입니다(그 이유는 여기에서 설명합니다). 그렇다면 SPI 라인에는 가장 가까운 스티칭 비아가 필요하고, 부하가 큰 GPIO나 I2C 라인은 가까운 스티칭 비아 없이도 동작하는 경우가 많습니다.

예 2: 맞춤형 DRAM 모듈

이제 주요 반도체 공급업체의 맞춤형 DRAM 모듈(DDR4-3200 메모리)에 대한 또 다른 핀아웃을 살펴보겠습니다. 이 모듈은 임베디드 컴퓨팅 시스템에서 널리 사용되며, 많은 바이트레인 수를 단일 모듈에 집적합니다. 아래에는 GND 핀이 강조 표시된 풋프린트가 나와 있습니다.

맞춤형 DRAM 모듈 풋프린트. 강조 표시된 패드는 그라운드 핀을 나타냅니다.

그라운드 핀 연결에 L1-L2 블라인드 비아를 사용하면, 팬아웃 영역에서 동시 스위칭 노이즈와 높은 크로스토크가 발생하는 것을 피할 수 없습니다. 그라운드 핀에 L1-L2 블라인드 비아만 사용할 경우, 내부 신호 레이어(L3, L5 등)로 라우팅되는 어떤 신호도 가까운 스티칭 비아 연결을 갖지 못하게 됩니다.

이 부품은 비JEDEC 패키지로 설계되었고 표준 라우팅 채널도 포함하지 않기 때문에, 라우팅(포인트 투 포인트)을 해결하려면 최소 4개 또는 5개의 신호 레이어가 필요합니다. 또한 신호 핀의 배치상 모든 신호 레이어에 도달하려면 적층 마이크로비아와 베리드 비아가 필요합니다. 그러나 핀아웃에서 그라운드의 위치 때문에 일부 신호가 그라운드 핀에서 멀리 떨어질 수밖에 없다는 점은 분명합니다.

이 문제를 해결하려면 다음이 필요합니다:

• 모듈 아래의 모든 GND 플레인을 연결할 수 있도록 모든 GND 핀에 대해 블라인드/베리드 비아 전환을 계획하기
• 패키지 경계 주변에 추가 스루홀 배치
• 레이어 간 스티칭을 위한 내부 베리드 마이크로비아/베리드 기계식 비아 배치

이제 이를 아래에 표시된 Micron의 DDR4 메모리 칩과 같은 일반적인 JEDEC 표준 패키지와 비교해 보겠습니다.

왜 이 패키지는 그라운드 바운스, 크로스토크, EMI 측면에서 더 나은 성능을 낼 가능성이 높을까요?

• 핀 수와 행/열 수가 더 적기 때문에, 스루홀을 허용할 만큼 레이어 수가 충분히 적을 가능성이 큽니다.
• 피치가 0.8mm로 충분히 크기 때문에 dog-bone 팬아웃이나 via-in-pad에서 스루홀을 사용할 수 있습니다.
• 거의 모든 고속 신호 핀은 VSS 핀에서 1.6mm(핀 2개 거리) 이상 떨어져 있지 않습니다.
• 라우팅 채널이 필요에 따라 추가 스티칭 비아를 허용합니다. 예를 들어 A7/A9/A13/A17 영역이 그렇습니다.

만약 맞춤형 모듈 핀아웃이 저속 신호만 포함한 부품에 사용된다면, 크로스토크, 그라운드 바운스, EMI 측면에서 설계가 큰 문제가 되지 않을 가능성이 높습니다. 그러나 이 부품에는 1600MHz(3200MT/s 데이터 레이트)로 클록되는 여러 DDR4 인터페이스가 포함되어 있으며, 타이밍 요구사항 때문에 빠른 에지 레이트가 필요합니다. 이처럼 훨씬 빠른 에지 레이트 때문에 내부 신호 레이어에서 GND 연결이 부족할 때 발생하는 SI, EMI, 크로스토크 문제가 훨씬 더 두드러지게 나타납니다.

해결책: GND 비아를 먼저 배치하라!

이러한 설계에서 디자이너가 저지를 수 있는 가장 큰 실수는 신호 핀의 라우팅을 마친 뒤에 GND 핀용 비아를 배치하는 것입니다. GND 비아를 먼저 배치하면 신호 라우팅에 제약으로 작용하여 이를 피해 라우팅해야 하지만, 그 대신 HDI 설계에서 중요한 SI 문제들을 방지할 수 있습니다. 이는 HDI 설계에서 모든 것을 라우팅한 뒤 팬아웃에 그라운드 비아를 충분히 넣지 않았다는 사실을 뒤늦게 깨닫는 것보다 훨씬 바람직합니다!

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