구리 중량은 UHDI PCB의 신호 무결성에 어떤 영향을 미칠까요?

저는 더 좁은 선폭과 더 작은 이격이 왜 더 낮은 copper weight를 요구하는지에 대해 영상과 글에서 이야기한 바 있습니다. 가장 주된 이유는, 베이스 구리 포일의 두께가 구리 트랙 폭과 비슷해지면 제조업체가 2 mil/50 마이크론과 같은 매우 작은 트레이스 폭과 간격까지 구리를 에칭할 수 없기 때문입니다. 이런 이유로 HDI PCB에서 사용되는 가장 작은 선폭과 간격은 넓은 사다리꼴보다는 정사각형에 가까운 종횡비를 가진 트레이스 형태를 보이는 경향이 있습니다. 특히 stripline 레이어에서 이런 현상이 두드러집니다.

구리막이 더 얇아지면 선폭도 더 얇아지는 경향이 있는데, 그렇다면 선로 임피던스는 어떻게 될까요? 특히 구리 두께가 일정 범위에서 변할 때 선로 임피던스는 어떻게 달라질까요? 이는 전송선, 안테나, 인쇄형 RF 회로 또는 임피던스 제어를 위해 구리가 중요한 기타 회로의 시뮬레이션에서 어느 정도의 마진을 허용할 수 있는지를 좌우하기 때문에 매우 중요한 질문입니다. 이 글에서는 이러한 사항들을 살펴보고, 실제 구리막 두께 편차가 있을 때 선로 임피던스가 어떻게 변하는지에 대한 데이터도 함께 보여드리겠습니다.

UHDI에서의 구리 형상

앞서 언급했듯이, UHDI 설계의 구리 트레이스는 일반적인 직사각형 또는 사다리꼴 단면보다는 정사각형에 더 가까운 단면을 가집니다. 사다리꼴 단면은 감산 에칭(subtractive etching) 공정으로 인해 형성되는데, 이는 에천트가 노출된 구리 포일 표면을 계속 깎아내기 때문입니다. 구리 중량이 줄어들면 에칭 시간도 짧아지고, 그 결과 트레이스의 etch factor가 감소하여 더 정사각형에 가까운 형태가 됩니다.

일반적으로 HDI와 UHDI를 구분하는 기준은 additive 공정을 사용해야 하는 지점입니다. SAP or mSAP는 UHDI 설계에서 사용되는 50 마이크론 이하의 선폭을 구현하는 데 필요합니다. additive 공정에서는 에칭이 없기 때문에, 증착된 구리는 에칭된 구리보다 훨씬 더 정사각형에 가까운 형상을 갖습니다. 아래 이미지는 Ajinomoto buildup film(ABF) 위에 stripline 형태로 additive 증착된 트레이스의 예를 보여줍니다. 트레이스는 ABF 위에 증착된 후 bonding layer로 덮여 stripline을 형성합니다.

이들 트레이스의 편차는 매우 작아서, 왼쪽 이미지에 보이는 트레이스 전체에 걸쳐 불과 수 마이크론 수준입니다. 이를 약 40 마이크론의 가로 및 세로 단면 치수와 비교해 보십시오. 또 일반적인 에칭 트레이스와도 비교해 보십시오. 에칭 트레이스에서는 표면 거칠기만으로도 수 마이크론의 편차가 생길 수 있고, 에지 균일도와 포일 평탄도 역시 비슷한 수준의 편차를 만들어낼 수 있습니다.

신호 무결성 관점에서 보면, 여기서 두 가지 중요한 질문이 제기됩니다.

1. 구리 두께 편차는 임피던스에 어떤 영향을 미치는가?
2. 이 영향은 표준 copper weight 값과 UHDI의 박막 두께에서 각각 어떻게 비교되는가?

큰 copper weight와 작은 copper weight에서의 임피던스 영향 분석

먼저 일반적인 표준 PCB 적층 구조에서 어떤 일이 일어나는지 살펴보겠습니다. 베이스 copper weight는 일반적으로 제곱피트당 0.5 oz의 base foil이며, 외층은 스루홀 비아를 형성하기 위해 대략 제곱피트당 1.0 oz 두께까지 도금됩니다.

감산 에칭으로 제작되는 HDI 설계에서는 더 작은 선폭과 이격을 허용하기 위해 베이스 copper weight가 제곱피트당 0.25 oz에서 시작될 수 있습니다. 이후 microvia 제작 중 적절한 중량이 영향을 받지 않도록 홀만 선택적으로 도금할 수 있으며, 외층은 제곱피트당 0.5 oz에서 1.0 oz 사이로 정리될 수 있습니다. additive 공정으로 제작되는 UHDI PCB에서는 copper weight가 제곱피트당 1/8 oz까지 낮아질 수 있습니다.

동일한 트레이스 폭을 유지하면서 이러한 값 주변에서 copper weight를 변화시킬 때 임피던스 변화를 계산하기 위해 Layer Stack Manager in Altium Designer를 사용할 수 있습니다. 이를 통해 자연적인 공정 편차로 인해 copper weight가 변할 때 임피던스가 어떻게 달라지는지 보여주는 곡선을 추출할 수 있습니다.

결과

트레이스 폭을 일정하게 유지하고 copper weight를 바꾸면서 여러 번 시뮬레이션을 실행한 결과, 아래와 같이 50 Ohm 임피던스를 목표로 한 stripline과 microstrip의 곡선을 얻을 수 있었습니다. 이 곡선들은 구리 두께가 소폭 증가할수록 임피던스가 전반적으로 감소하는 경향을 보여주며, 이는 트레이스 임피던스에 대한 우리의 직관과도 일치합니다. 그러나 보간된 데이터와 그 미분값을 보면, 시작 구리막 두께가 더 얇을수록 트레이스 임피던스 변화가 더 크게 나타난다는 점을 알 수 있습니다.

이제 위 그래프의 두께 변화와 ABF 위 stripline의 SEM 이미지에서 보이는 두께 변화를 비교해 보십시오. additive 증착 공정에서 단지 수 마이크론 수준의 편차만으로도 50 Ohm stripline에서 1.5–2 Ohm의 트레이스 임피던스 변화가 발생할 수 있습니다. 트레이스 임피던스의 표준 허용오차가 10%라고 하면, 이미 허용 가능한 마진의 약 30–40%가 공정 편차로 소모되는 셈입니다.

그렇다면 감산 에칭 보드는 어떨까요? 동일한 수준의 편차(수 마이크론)는 stripline의 거칠어진 구리에서도 일반적으로 관찰됩니다. 그래프는 더 작은 임피던스 변화(약 50% 수준)를 보여줍니다. 그러나 여기서는 증가한 skin effect로 인한 손실 측면에서 영향이 더 중요하며, 이는 고주파에서 자체적인 임피던스 변화를 유발합니다.

이 모든 것이 신호 무결성에 의미하는 바

additive 방식으로 제작된 UHDI 보드에 대한 위 결과는, 실제로 제작된 PCB의 임피던스 허용오차 여유가 10%가 아니라 6–7%에 불과하다는 뜻입니다.

몇 퍼센트포인트 차이는 작게 들릴 수 있지만, 이것이 신호 무결성에 어떤 영향을 줄까요? 본질적으로 이는 채널 대역폭을 판단하기 위한 S-parameter 플롯에서 허용해야 하는 마진을 더 늘려야 한다는 뜻입니다. 일반적으로 임피던스가 목표값에서 너무 멀어졌다고 판단하는 사실상의 기준으로 de facto -10 dB S11 limit가 사용됩니다. 따라서 충분한 마진을 확보하려면 추가 마진을 적용해야 하며, 최대 손실 기준값을 -15 dB 정도까지 낮게 설정해야 할 수도 있습니다.

고대역폭 시리얼 채널이나 많은 crosstalk를 겪는 고집적 병렬 채널에서는 아주 작은 noise margin도 중요하며, 바로 그 지점에서 측정값이나 eye diagram 시뮬레이션에서 손실이 관찰됩니다. 현재로서는 이 편차를 설계 단계에서 충분히 반영할 수 있는 방법이 아직 부족하며, 시뮬레이션이나 test coupon 측정을 통해 S-parameter의 가능한 변동 범위를 확인하는 방법 외에는 뚜렷한 대안이 많지 않습니다.

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