임베디드 시스템을 위한 FPGA PCB 레이아웃을 시작하는 방법

FPGA는 쿼드 또는 BGA 패키지로 제공되며, 이러한 구성 요소에 종종 구현되는 높은 수의 I/O 때문에 플로어플랜을 짜기가 특히 어려울 수 있습니다. FPGA는 재구성 가능성 측면에서 많은 장점을 제공하지만, 두통 없이 레이아웃하고 라우팅하는 데 많은 노력이 필요할 수 있습니다. PCB 레이아웃에서 FPGA를 다룬 적이 없다면 시작하는 데 도움이 될 몇 가지 지침을 제공합니다.

FPGA PCB 레이아웃을 만드는 것은 주로 전체 시스템 디자인과 일치해야 하는 상당한 플로어플래닝을 요구하기 때문에 어렵습니다. FPGA 시스템 디자인은 일부 구성 요소가 PCB 레이아웃에서 어디에 배치되고 라우팅되어야 하는지, 그리고 그 반대도 지시할 수 있습니다. 이미 시스템 레이아웃을 플로어플랜했다면, 애플리케이션을 구축하고 FPGA에 성공적으로 구현하는 데 더 쉬울 것입니다. 시작하기 위해, FPGA에서 스택업과 라우팅 채널에 대해 생각하는 방법을 살펴보겠습니다. 이러한 점들은 PCB 레이아웃에서 많은 선택을 결정할 것입니다.

스택업과 FPGA PCB 레이아웃에서의 라우팅

FPGA를 시작하기 위해서는, 오늘날 중간에서 고급 I/O 개수를 가진 고급 FPGA가 BGA 패키지로 제공된다는 점을 알아두는 것이 중요합니다. QFP에서도 FPGA를 사용할 수 있지만, 가장 고급 구성요소는 BGA 패키지로 제공됩니다. 이유는 간단합니다: BGA 패키지에는 훨씬 더 많은 I/O를 배치할 수 있으며, FPGA가 BGA로 포장되어 있으면 구성요소의 크기를 줄일 수 있습니다.

그러므로 시작하기 위해서, FPGA PCB 레이아웃을 위한 스택업 디자인이 몇 가지 간단한 요구사항을 충족하는지 확인하세요:

• PCB 스택업에서 전원층과 신호층을 접지층과 교차하여 배치하세요
• BGA에서 라우팅에 필요한 신호층의 수를 결정하기 위한 표준 방법을 사용하세요 (신호층 = 신호가 있는 행의 수/4)
• 고속 I/O의 경우, 외부층을 충분히 얇게 만들어 넥다운(neck-down)의 필요성을 없애세요
• 고속 라우팅을 지원하기 위해 접지 평면을 사용하거나 접지 채움을 사용하세요

여기에 명시된 지침은 모든 BGA에 적용되지만, FPGA에서는 특히 중요합니다. FPGA는 MCU/MPU와 같은 느린 구성 요소에서 사용할 수 없는 여러 고속 인터페이스에 접근할 수 있게 해주기 때문에 종종 사용됩니다. 서브 mm 피치 BGA에서도 HDI 디자인 관행을 구현할 필요는 없지만, 신호 무결성, 전력 무결성 및 EMC를 보장하기 위해 필요한 유형의 라우팅을 가능하게 하는 스택업을 구현해야 합니다.

스택업 예시

아래에 표시된 스택업은 여러 레이어에서 다중 라우팅 채널을 제공합니다. FPGA에 I/O의 행/열이 두 개 이상인 경우, 이 I/O 그룹에 여러 신호 레이어를 할당해야 할 것입니다. 추가 레이어는 FPGA에 할당되지 않은 다른 신호나 다른 인터페이스(아날로그, SPI 등)를 지원하기 위해 추가될 수 있습니다.

이 스택업에서는 다른 채널에서의 격리를 제공하고, 전력 라우팅을 위한 충분한 공간과 레이어를 제공하며, 복귀 경로를 제어하기 위한 충분한 접지를 제공하기 위해 가능한 최선의 조치를 취했습니다. 신호와 PWR 사이에 접지 레이어를 교차 배치하는 것은 EMC 요구 사항이 충족되도록 필요한 복귀 경로 제어를 제공하기 때문에 매우 중요합니다. 이 스택업에는 1개의 전력 레이어만 나열되어 있지만, 더 작은 레일과의 연결을 만들기 위해 필요한 경우 신호 레이어에서도 전력을 라우팅할 수 있습니다. 더 높은 전류 시스템은 필요한 경우 여러 전력 레이어를 병렬로 사용할 수 있습니다.

SOM 보드 대 보드 커넥터 팬아웃

FPGA는 일반적으로 라우팅 채널을 바깥쪽으로 확장할 수 있도록 보드의 가장자리에서 멀리 배치됩니다. 그러나 FPGA를 배치하는 대체 방법이 있습니다. FPGA를 구성 요소로 배치하는 대신, 부품 공급업체나 제3자 회사에서 시스템 온 모듈(SOM)로 제공될 수 있습니다. SOM으로 배치하려면 매우 높은 핀 수를 가진 보드 간 커넥터를 팬아웃해야 합니다. 아래에 예시가 나와 있습니다.

보드 간 커넥터의 풋프린트에 따라, FPGA에서 사용할 수 있는 팬아웃 전략과 설계 규칙이 필요할 수 있습니다. SOM 보드 주변이나 가장자리에 여러 커넥터를 정사각형 배열로 그룹화하는 것이 일반적입니다.

라우팅 계획하기

위의 모든 논의에서 볼 수 있듯이, FPGA를 사용한 효과적인 PCB 레이아웃 및 라우팅은 BGAs와 함께 작업하는 것입니다. 따라서 다른 BGAs에서 사용되는 동일한 라우팅 전략이 FPGA에서도 적용됩니다. 대형 FPGA에서 신호를 라우팅하는 데 필요한 몇 가지 간단한 전략이 있습니다:

• FPGA의 BGA 풋프린트가 정확하고 DFM 요구 사항을 준수하는지 확인하세요
• BGA에 적합한 팬아웃을 선택하여 신호가 핀에 도달할 수 있게 하세요특정 인터페이스가 라우팅될 각 레이어에 채널을 만드세요
• 보드 주변을 왕복 라우팅하지 않도록 I/O 주변에 주변 장치를 배치하세요
• 임피던스 제어를 보장하기 위해 설계 규칙을 활용하세요
• 임피던스가 트레이스 대 지면 간격에 의해 지배되도록 차동 쌍 기하학을 설정하세요, 트레이스 대 트레이스 간격이 아니라

FPGA 주변의 전원 핀에 배치된 커패시터의 배치와 같은 다른 배치 문제는 일반적으로 디커플링을 제공하기 위해 발생합니다. BGA 패키지의 경우, FPGA의 뒷면에 있는 핀을 가로질러 커패시터를 배치할 수 있어 훨씬 더 편리합니다. 더 큰 케이스 커패시터를 사용하는 경우 제작 문서에 패드 내 비아를 지정해야 합니다. 가장 빠른 신호 표준을 다루고 있다면, 디커플링 네트워크에서 가능한 가장 빠른 응답을 보장하기 위해 더 작은 패키지 크기(0402 미만)를 선택해야 합니다.

매우 고속 신호의 경우, 대규모 병렬 버스(예: DDR4 이상)와 여러 개의 차동 쌍(예: PCIe에서) 간에 정밀한 길이 매칭이 필요할 때 FPGA를 통한 비행 시간을 포함해야 합니다. 물리적으로 큰 FPGA는 신호가 로직 블록을 떠나 I/O 핀에 도달하기 위해 구성 요소를 가로질러 이동해야 할 수 있습니다. 때로는 이들이 FPGA의 반대편에 있어 신호의 이동 시간에 큰 전파 지연이 추가됩니다. 이 추가 비행 시간은 FPGA의 핀-패키지 지연 정보에 포함될 수 있습니다. 신호가 비아를 통해 전환되는 경우, 비아 지연(이전 링크 참조)을 포함하는 것을 잊지 마십시오.

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