Phân tích chuyên sâu về S-Parameters đã đo lường

Giới thiệu

Có rất nhiều hướng dẫn về phân tích tham số S. Các chủ đề thường bao gồm cách xác định bản đồ cổng, hình dạng của tổn thất chèn và tổn thất trở lại như thế nào, và các tham số S trông như thế nào trong miền thời gian. Đối với người mới bắt đầu, điều này khá quý giá. Tại đây, chúng tôi sẽ giải thích sơ lược những chủ đề đó và thêm vào một số kỹ thuật phân tích bổ sung để sử dụng khi khai thác dữ liệu tham số S.

Tổng quan ngắn gọn về Tham số S

Tham số S cơ bản là các hàm chuyển đổi. Bạn có thể nhân một kích thích trong miền tần số, như một xung, với các tham số S và bạn nhận được phản ứng của xung đó sau khi nó đã đi qua kênh được biểu diễn bởi các tham số S. Kênh có thể là một kênh bị động như một cáp hoặc một kênh hoạt động như một CTLE.

Vậy, ý tưởng cơ bản là S-parameters được sử dụng để hiểu điều gì sẽ xảy ra với tín hiệu của bạn sau khi bạn đưa nó qua cái hộp đen này. Trong S-parameters hai cổng, S21 và S12 là tham số mất chèn hoặc tham số truyền, và chúng nên gần như giống nhau. S11 và S22 là tham số mất trả về hoặc tham số phản xạ. Những tham số này có thể độc đáo nếu thiết bị không đối xứng. Thông thường, chúng được vẽ trên biểu đồ theo dB điện áp.

Ở đây, A là S-parameter đầu vào của bạn: S21, S11, v.v.

Trong ví dụ này, S21 và S12 gần như giống hệt nhau. S11 và S22 có một số sự khác biệt đáng kể như sự cộng hưởng lớn trong S22 xung quanh 18 GHz mà không có trong S11.

Đây là nơi tôi muốn chia sẻ một chút kiến thức bổ sung đầu tiên với bạn. Đừng chỉ nhìn vào độ lớn của S-parameters theo dB; hãy xem xét pha. Tính pha với:

Bạn cũng cần phải giải nén pha. Giải nén pha đơn giản là cộng hoặc trừ 2 x PI mỗi khi pha thay đổi 2 x PI, để pha trông như một đường thẳng. Biểu đồ bên dưới bên trái là đã được bọc, và bên phải là đã được giải nén.

Pha có thể trả lời một số câu hỏi:

1. Liệu có đủ dữ liệu để chuyển này sang miền thời gian?
2. Liệu dữ liệu này có hợp lệ trên toàn bộ băng tần đo lường không?
3. Độ trễ của cấu trúc này là bao nhiêu?

Hãy giải quyết từng vấn đề một.

Liệu có đủ dữ liệu để chuyển này sang miền thời gian?

Để trả lời tất cả những câu hỏi này, chúng ta sẽ xem xét tham số truyền dẫn, S21. Pha nên di chuyển một cách đơn điệu với độ dốc âm từ DC đến tần số cao nhất có thể. Điều này có nghĩa là có nhiều hơn một điểm giữa các sự chuyển đổi từ -pi đến pi trước khi thực hiện bóc gói. Nếu có một điểm hoặc ít hơn giữa các sự chuyển đổi, một hiện tượng gọi là aliasing xảy ra khi bạn thực hiện chuyển đổi từ tần số sang thời gian. Khi các S-parameters này được chuyển đổi sang miền thời gian, dữ liệu trông ngắn hơn bình thường hoặc thậm chí không nhân quả (thông tin trước t=0). Thông tin miền thời gian cơ bản không thể sử dụng trong những trường hợp này. Trong những trường hợp này, pha bóc gói có độ dốc dương từ DC đến tần số cao nhất, và tôi có một ví dụ về điều này dưới đây trong hình x. Để khắc phục vấn đề này, hãy đo các S-parameters với bước tần số nhỏ hơn. Nói chung, một S-parameter với bước 10 MHz sẽ không bao giờ gặp phải vấn đề này.

Dữ liệu này có hợp lệ trên toàn bộ dải tần số đo được không?

Hãy xem xét một số dữ liệu đo lường để trả lời câu hỏi này.

Dữ liệu bên trái được biểu diễn bằng decibel, và bên phải là pha không gói gọn. Bạn có thể thấy trong mất mát chèn, dữ liệu trở nên mờ nhạt xung quanh 15 GHz, nhưng mất mát trở lại trông OK. Nếu bạn nhìn vào pha, nó bắt đầu bằng cách có một độ dốc âm, điều này là tốt. Sau đó, khoảng 16 GHz, bạn có thể thấy độ dốc trở thành không. Điều này là do các tham số S đang ở mức nền nhiễu của VNA, và VNA không còn thu được pha nữa. Khi độ dốc trở thành 0 như vậy, các tham số S không còn hợp lệ. Không phải lúc nào cũng có thể sửa chữa điều này. VNA có một mức nền nhiễu khoảng 80 đến 110 dB tùy thuộc vào cài đặt băng thông IF (băng thông IF thấp hơn, mức nền nhiễu thấp hơn). Các VNA theo miền thời gian có mức nền nhiễu gần hơn với -40dB.

Độ Trễ của Cấu Trúc là Bao Nhiêu?

Các kỹ sư về độ toàn vẹn tín hiệu thường đo độ trễ trong miền thời gian bằng cách sử dụng phản ứng bước. Họ đo điểm chéo 50% của bước đầu vào từ một TDR. Sau đó, họ đo điểm chéo 50% của đầu ra đã đi qua thiết bị đang được kiểm tra. Có những cải tiến phổ biến đối với phương pháp này, chẳng hạn như lấy đạo hàm của các phản ứng bước và đo độ trễ của từng đỉnh thay vì điểm chéo 50%. Cũng có phương pháp đo điểm chéo tại một điện áp cố định thay vì biên độ tương đối của bước. Cuối cùng, bạn cũng có thể đo tại một điểm chéo khác, chẳng hạn như điểm 5%.

Tất cả những điều này đều tốt, nhưng có một số điều có thể được cải thiện. Đầu tiên là ý tưởng sử dụng các thiết bị kiểm tra khác nhau để đo độ trễ. Sẽ tốt hơn nếu chỉ cần một thiết bị, và vì chúng ta biết VNA có mức nhiễu thấp hơn, VNA là thiết bị đo lường lựa chọn rõ ràng. Thứ hai là sự nhất quán giữa các phòng thí nghiệm. VNA dễ dàng đạt được mặt phẳng tham chiếu có thể truy xuất NIST với việc hiệu chuẩn Short-Open-Load và Unknown-Thru. Việc hiệu chuẩn của TDR không thể truy xuất NIST, và điều này làm cho sự tương quan giữa các phòng thí nghiệm trở nên khá khó khăn. Cuối cùng, là vấn đề chuyển dữ liệu. Dữ liệu số theo miền thời gian không có một định dạng chuẩn và thường được chia sẻ qua bảng tính Excel. Dữ liệu VNA có nhiều định dạng chuẩn bao gồm tệp touchstone phổ biến. Hầu như tất cả các công cụ EDA đều chấp nhận tệp touchstone, và việc có sẵn định dạng này làm cho việc giao tiếp trở nên dễ dàng hơn. Vậy, hãy sử dụng VNA và tìm hiểu cách lấy độ trễ từ đó.

Phương pháp đầu tiên là làm điều tương tự như TDR với việc chuyển đổi từ tần số sang thời gian. Có một số lợi ích từ việc này. Đầu tiên, bạn có thể tích hợp hàm truyền để nhận được phản ứng bước. Như vậy, không cần phải đo bước đầu vào trước, và bạn chỉ cần đo một độ trễ thay vì hai. Lập luận chống lại cách tiếp cận này là sẽ có ít điểm hơn có sẵn từ việc chuyển đổi tần số sang thời gian, và bạn sẽ có quá nhiều sự không chắc chắn. Đây là một điểm hợp lý, nhưng độ dốc của phản ứng bước qua một kênh rất nhất quán đến mức việc nội suy đến picosecond gần nhất trở nên khá đơn giản. Độ dốc của bước không thay đổi nhiều, và việc nhận được dữ liệu nội suy chính xác khá đơn giản.

Phản Ứng Bước	Phóng To

Màu đỏ là dữ liệu thô, và Màu xanh là dữ liệu được nội suy bằng phương pháp spline. Các con trỏ dữ liệu là các điểm rời rạc xung quanh điểm chéo 50% từ dữ liệu thô.

Bạn có thể nói, "Ừ, điều đó thật tuyệt, nhưng tôi không biết cách chuyển đổi từ tần số sang thời gian hoặc nội suy." Thế nhưng, đây là lúc mà VNA càng trở nên tốt hơn bởi vì bạn không cần phải làm vậy. Nếu chúng ta nhìn vào pha một lần nữa, chúng ta có thể áp dụng một công thức đơn giản để lấy được độ trễ.

Điều tuyệt vời về phương trình này là bạn chỉ cần chia cho tần số tính bằng gigahertz để nhận được độ trễ tính bằng nanogiây.

Đầu tiên, hãy chú ý rằng tôi đã vẽ trục y với cùng một tỉ lệ với trục x trong biểu đồ phản ứng bước. Trong phản ứng bước, độ trễ không ổn định như phương pháp miền tần số. Từ 10 GHz đến 50 GHz, độ trễ cơ bản là như nhau. Điều này làm cho phương pháp này rất nhất quán giữa các phòng thí nghiệm. Điều tiếp theo cần chú ý là độ trễ ở 25 GHz, như được hiển thị, hơi khác so với phản ứng bước. Đó là bởi vì độ trễ 50% được tìm thấy ở đâu đó tại các tần số thấp của biểu đồ này, nơi mà pha thay đổi nhanh chóng với mỗi điểm. Đây lại là một lý do khác tại sao phương pháp phản ứng bước có phần không đáng tin cậy cho sự tương quan giữa các phòng thí nghiệm. Tôi cũng thích việc bạn có thể chọn một điểm tần số để sử dụng thay vì một điểm giao nhau, điều này ít mơ hồ hơn, và không cần phải nội suy.

Tính Toán Độ Lệch Nhanh Chóng và Dễ Dàng

Khi gỡ lỗi các kênh, độ lệch là một trong những điều đầu tiên cần kiểm tra. Độ lệch là sự chênh lệch thời gian trễ giữa mặt dương và mặt âm của một đường truyền vi sai. Khi các đường truyền được ghép nối lỏng lẻo, mẹo này có thể giúp bạn tính toán độ lệch một cách nhanh chóng. Đầu tiên, chuyển đổi các tham số S đơn lẻ sang chế độ chuyển đổi. Cách khác để nói là từ S sang SCD. Sau đó, vẽ dữ liệu SCD21 dưới dạng dB và tìm giá trị nhỏ nhất đầu tiên.

Lấy nghịch đảo của tần số và đó chính là độ lệch! Hãy xem cách này khớp như thế nào với phương pháp trễ đã được thảo luận trước đó.

Độ trễ của dây 1: 1.38482356955646ns
Độ trễ của dây 2: 1.42117027815264ns
Sự chênh lệch trong độ trễ (độ lệch): 0.0363467085961828ns
Độ lệch tính từ SCD21: 1/27.52 = 0.0363372093023256ns
Sai số: 9.49929385720555e-06ns (gần như bằng không)

Mẹo này thường chỉ hiệu quả khi độ lệch tương đối lớn (>50 ps).

Chế độ chung đang nói với bạn điều gì?

Chế độ chung là một thông số thường bị bỏ qua. Nó được đề cập trong các cuộc thảo luận về nhiễu điện từ (EMI) để giúp tìm kiếm rò rỉ trong đường truyền. Tuy nhiên, chế độ chung có thể giúp bạn hiểu bạn đang nhìn vào cái gì và cấu trúc hoạt động như thế nào và bạn có thể mong đợi vấn đề ở đâu.

Đầu tiên, hãy xem xét chế độ chung trong miền tần số. Ở đây, bạn muốn so sánh mất mát chèn chế độ chung với mất mát chèn chế độ khác biệt. Điều này so sánh xem đường trở về tín hiệu hoạt động tốt như thế nào so với chỉ có tín hiệu. Nếu chúng ta xem xét một cặp dây đôi stripline theo cách này, bạn có thể thấy chế độ chung và chế độ khác biệt hoạt động tương tự nhau. Tôi cũng mong đợi loại hành vi này trong cáp đôi trục.

Khi một kết nối được đặt vào kênh, mọi thứ bắt đầu trông khác đi. Chế độ chung bắt đầu lệch khỏi mất mát chèn. Trong trường hợp này, nó gần 20 GHz, và tôi mong đợi sẽ thấy sự tăng cường bức xạ hoặc nhiễu chéo ở các tần số mà sự lệch này xuất hiện.

Một nơi khác để xem xét là trong trở kháng. Trở kháng chế độ chung được tham chiếu với 25 ohm. Khi trở kháng thấp hơn 25 ohm, tín hiệu có khả năng hoàn toàn không được ghép nối, và trở kháng của đường truyền vi sai thấp hơn 100 ohm. Đây là một tình huống khá điển hình trong các hệ thống vì nhiều nhà tích hợp thích sử dụng cặp vi sai “ghép nối lỏng lẻo” để giúp giảm thiểu sự chênh lệch thời gian truyền.  Khi trở kháng cao, sự ghép nối trong cặp đã tăng lên. Điều này cũng có thể chỉ ra nơi mà mặt đất bắt đầu bị thiếu hụt. Trở kháng giữa 25 ohm và 28 ohm có thể được mong đợi trong các dải stripline ghép nối (xem hình dưới) và có thể cao tới 32 ohm trong cáp đôi trục. Trở kháng chế độ chung của kết nối có thể tương đối cao. Ví dụ, các kết nối QSFP đã được biết là có trở kháng chế độ chung gần 50 ohm. Điều này không phải là vấn đề đối với hầu hết các hệ thống, và khi phân tích, biết được hành vi này giúp bạn hiểu bạn đang xem xét ở đâu trong kết nối khi bạn tìm kiếm vấn đề.

Bạn có muốn tìm hiểu thêm về cách Altium có thể giúp bạn với thiết kế PCB tiếp theo của mình không? Nói chuyện với một chuyên gia tại Altium.