Thách thức trong Thiết kế Xếp chồng PCB Tốc độ Cao

Dù chúng ta muốn xây dựng mỗi PCB tốc độ cao hoàn hảo, với các đặc tính SI/PI/EMI lý tưởng, điều đó không phải lúc nào cũng khả thi do nhiều hạn chế thực tế. Đôi khi một cấu trúc xếp chồng có thể là "đủ tốt," ngay cả đối với một PCB tốc độ cao. Điều này luôn xuất phát từ nhu cầu cân bằng giữa các hạn chế kỹ thuật, yêu cầu chức năng và nhu cầu đảm bảo tính toàn vẹn của tín hiệu và nguồn trong thiết kế tốc độ cao, và cuối cùng là đảm bảo tuân thủ các yêu cầu EMC.

Ngay cả với tất cả các hướng dẫn tốt đẹp đó cho thiết kế tốc độ cao, có những khía cạnh cụ thể của việc xây dựng cấu trúc xếp chồng và mối quan hệ của chúng với việc xây dựng bảng mạch bị bỏ qua. Mục tiêu của tôi ở đây là vượt qua chỉ những hướng dẫn SI/PI thông thường và nhìn nhận những vấn đề này từ một góc độ kỹ thuật hơn. Khi tôi nói "góc độ kỹ thuật," tôi đang đề cập đến tất cả các hạn chế khác trong một sản phẩm mà thúc đẩy thiết kế bảng mạch.

Chuyển đổi Hạn chế Sản phẩm thành Nhu cầu Xếp chồng

Nếu chúng ta bắt đầu từ góc độ kỹ thuật, chúng ta nên bắt đầu bằng cách phát triển một danh sách các ràng buộc và yêu cầu chức năng cho hệ thống mà chúng ta muốn xây dựng. Trong một PCB tốc độ cao, chúng ta thường bắt đầu với một linh kiện cụ thể mà chúng ta muốn sử dụng. Khi làm việc trên các dự án của khách hàng, điều này gần như luôn luôn là một bộ xử lý cụ thể và các phụ kiện của nó (CPU hoặc FPGA, bộ nhớ, các chip chuyên dụng khác, v.v.). Một ví dụ về danh sách các ràng buộc có thể áp dụng trong thiết kế PCB tốc độ cao điển hình bao gồm:

• Số chân và kích thước chân của linh kiện chính (ví dụ, BGA)
• Số lượng I/O trong các linh kiện lớn, điều này quyết định số lớp
• Số lượng giao diện, cũng như số lượng tín hiệu trong mỗi giao diện
• Mục tiêu độ dày của bảng mạch, có thể hoặc không phải làđộ dày tiêu chuẩn (62 mils)
• Mục tiêu tổn thất so với kích thước bảng mạch

Tại sao bắt đầu với danh sách này? Điều này là bởi vì các linh kiện được sử dụng phản ánh các yêu cầu chức năng, và các yêu cầu chức năng sẽ thúc đẩy những điều như số lượng I/O, và do đó là số lượng tín hiệu. Vì vậy, trước khi bạn bắt đầu quét qua các vật liệu có sẵn, hoặc trước khi bạn bắt đầu sử dụng một cấu trúc chồng tiêu chuẩn, hãy chắc chắn rằng bạn có một số câu trả lời cho các câu hỏi trên.

Các thông số ví dụ cho bảng xếp lớp của một bo mạch 22 lớp với vật liệu FR4. Với lõi FR4 và bộ prepreg, độ dày của lớp của bạn có thể lớn hơn, dẫn đến độ dày của bo mạch cũng khá lớn (khoảng 3 mm trong trường hợp này). Sử dụng vật liệu thay thế có thể tạo ra một bo mạch mỏng hơn và có thể giảm số lượng lớp.

Bây giờ, hãy thử kết hợp danh sách này với cấu trúc lý tưởng cho PCB tốc độ cao và xem liệu chúng ta có thể tìm ra sự hội tụ không.

• Các lớp tín hiệu cần có lớp đất liền kề để cung cấp sự cô lập
• Các lớp nguồn cần một lớp đất liền kề
• Nếu các kênh rất dài, một vật liệu ít mất mát có thể được ưa chuộng
• Độ dày của lớp có thể yêu cầu một via nhỏ hơn (loại mù hoặc mù/chôn) để kết nối với I/Os
• Bạn cần các độ rộng dây dẫn cụ thể và khoảng cách cặp vi sai để đạt được mục tiêu trở kháng

Khi chúng ta tiếp cận với các bo mạch tiên tiến có số lượng lớp cao, chúng ta thấy sự hội tụ giữa vật liệu HDI và chức năng tốc độ cao. Các cấu trúc HDI yêu cầu trở kháng được kiểm soát và hỗ trợ giao diện tốc độ cao sẽ tạo ra thách thức với độ rộng dây dẫn và khoảng cách, đến mức mà quy trình không chuẩn có thể cần được áp dụng. Quy trình dưới đây sẽ đi qua các thách thức thiết kế và nên minh họa các xem xét DFM cần thiết trong những sản phẩm này.

1. Bắt đầu với Độ dày của Bảng mạch và Lớp

Một điểm quan trọng cần lưu ý trong các PCB tốc độ cao với số lượng I/O lớn là độ dày của các lớp, có thể rất mỏng. Đôi khi có một quan niệm sai lầm rằng việc tăng số lượng I/O cao buộc bạn phải sử dụng một bảng mạch dày hơn tiêu chuẩn vì số lượng lớp tăng cao. Điều này không nhất thiết là trường hợp; có các vật liệu có sẵn có thể giúp các nhà thiết kế giữ mục tiêu kích thước bảng mạch tiêu chuẩn, nhưng với độ dày lớp thấp.

Lý do chúng ta quan tâm đến độ dày lớp trong thiết kế tốc độ cao là vì nó sẽ xác định độ rộng dây dẫn cần thiết để đạt mục tiêu trở kháng. Khi độ dày của lớp tín hiệu giảm, độ rộng dây dẫn cần thiết cho tín hiệu kiểm soát trở kháng cũng giảm theo.

• Tìm hiểu thêm về độ rộng dây dẫn trên các điện môi mỏng

Trong trường hợp bạn đã đạt giới hạn về độ dày bảng mạch và bạn vẫn cần đạt được độ dày lớp mỏng hơn, điều này có thể buộc độ rộng dây dẫn xuống dưới khả năng của quy trình sản xuất tiêu chuẩn hoặc quy trình sản xuất HDI. Có vật liệu nào có thể được sử dụng để đạt được độ dày nhỏ hơn mà không cần giảm độ rộng dây dẫn không? Câu trả lời có thể nằm ở việc sử dụng vật liệu có Dk thấp.

2. Khi nào bạn nên sử dụng vật liệu PTFE hoặc vật liệu Dk thấp?

Tôi không thể đếm được bao nhiêu lần một chuyên gia tự xưng đã khẳng định rằng các loại laminate có Dk thấp hoặc các loại nền PTFE luôn nên được sử dụng trong các PCB tốc độ cao như một quy tắc chung. Điều quan trọng cần nhớ là PCB tốc độ cao bao gồm một phạm vi khá rộng của các tốc độ dữ liệu khả dĩ, tốc độ biên, băng thông và độ rộng dấu vết. Có nhiều thiết kế có thể được gọi một cách thoải mái là “tốc độ cao” nhưng chúng không được xây dựng với laminate Dk thấp. Tương tự, có nhiều thiết kế tốc độ cao trong lĩnh vực HDI cũng sử dụng laminate Dk thấp, nhưng không phải lúc nào cũng vì chúng cần có sự mất mát chèn thấp.

Có lẽ vật liệu Dk thấp được trích dẫn nhiều nhất là PTFE chứa ceramic, bao gồm một phạm vi rộng lớn của các vật liệu khả dĩ. Giá trị Dk của các vật liệu dựa trên PTFE được điều chỉnh thông qua việc thêm các chất độn ceramic, vì vậy một nền PTFE đã được chữa có thể có một phạm vi rộng lớn của các giá trị. Ví dụ, các vật liệu PTFE có thể có các giá trị Dk dao động từ khoảng 3 đến khoảng 10, tất cả đều có tổn thất thấp hơn so với các laminate FR4 tiêu chuẩn. Bạn có thể xem một lựa chọn của các vật liệu PTFE tại đây.

Ba lý do chính để sử dụng vật liệu Dk thấp trong các bảng mạch tốc độ cao tiên tiến với các lớp tín hiệu mỏng là:

1. Độ rộng dây dẫn có thể lớn hơn trên vật liệu có Dk cao để đạt mục tiêu trở kháng như nhau (Xem biểu đồ phía trên)
2. Nếu vật liệu không được củng cố, sẽ không có sự lệch do hiệu ứng sợi dệt
3. Chúng có thể được cung cấp dưới dạng lớp phủ mỏng, vì vậy chúng có thể được sử dụng khi số lượng lớp cao

Ba lý do này minh họa tại sao, khi bạn đạt đến số lượng lớp cao, độ trễ truyền nhanh trong lớp phủ Dk thấp không có ý nghĩa, trái với quan điểm thông thường. Đối với các chuyên gia làm việc với các bảng mạch tiên tiến, vấn đề độ rộng dây dẫn sẽ chiếm ưu thế, đặc biệt khi thiết kế các bảng mạch đa lớp với dải trở kháng kiểm soát.

3. Cân bằng Mất mát và Giá trị Dk

Khi độ dày của lớp nhỏ, độ rộng dây dẫn cần thiết để đạt trở kháng cụ thể cũng sẽ nhỏ. Nếu độ rộng dây dẫn quá nhỏ, thì quá trình xử lý có thể trở nên khó khăn hơn và chi phí sẽ tăng lên. Điều này minh họa tại sao điểm #1 ở trên quan trọng; Dk thấp cho phép độ rộng dây dẫn rộng hơn cho một độ dày nền cụ thể.

Để cân bằng giữa hao hụt thấp và Dk cao, có các loại vật liệu có Dk nằm trong khoảng từ 3.5 đến 4 với hệ số hao hụt thấp hơn so với FR4 tiêu chuẩn; Rogers và Isola là hai công ty sản xuất các loại laminate này, và tôi nhớ là có một loại vật liệu khác từ ITEQ với hệ số hao hụt khoảng ~0.01.

Nếu cần Dk thấp trong một PCB tốc độ cao ở cấp độ HDI, nó có thể cần được củng cố bằng kính. Điều này có thể được củng cố bằng kính phân tán với độ dày khoảng ~5 mil, nhưng độ dày thấp hơn có thể cần một lưới lỏng để củng cố. Việc củng cố bằng kính phân tán nhằm mục đích giảm thiểu sự tích tụ lệch khi vật liệu được sử dụng cho các lớp tín hiệu. Lý do chính cho điều này là khả năng sản xuất:

1. Laminate PTFE không được củng cố rất linh hoạt, đặc biệt là ở các lớp mỏng, đến mức chúng có thể khó xử lý và đặt vào một chồng lớp.
2. Do #1, có thể có một số sự không đồng đều khi xây dựng chồng lớp trong quá trình xử lý tiêu chuẩn.

4. Nếu Low-Dk Không Luôn Cần Thiết, Tại Sao Các Nhà Thiết Kế RF Lại Sử Dụng Nó?

Các lớp phủ PTFE được cộng đồng RF ưa chuộng, và có những lý do tốt khiến chúng ta sử dụng nó, nhưng tôi không nghĩ rằng các nhà thiết kế kỹ thuật số biết chính xác tại sao lại như vậy. Lý do thường được trích dẫn nhất là giá trị mất mát thấp của một số lớp phủ PTFE và bondplies, như các vật liệu thuộc dòng RO3000.

Một lý do giá trị Dk được chọn cẩn thận trong các bảng mạch RF là để cân bằng kích thước mạch với mất mát. Thực tế, nếu bạn xem danh sách lớp phủ PTFE ở trên, bạn sẽ thấy rằng một số lớp phủ PTFE có Dk cao với mất mát thấp hơn FR4 (chỉ cần tính phần ảo của hằng số điện môi). Một giá trị Dk cao hơn cung cấp các mạch nhỏ hơn ở tần số thấp (ví dụ, RF dưới GHz), nhưng một Dk thấp có thể giúp đảm bảo một cái gì đó có thể sản xuất được ở tần số cao (ví dụ, radar).

Lý do khác mà người ta sử dụng tấm lamine PTFE là vì các bảng mạch RF thường có kênh dài hơn nhiều so với các bảng mạch số, do đó, cơ chế mất mát chủ đạo sẽ liên quan đến sự truyền dẫn. Đó là mất mát điện môi và mất mát do độ nhám của đồng. Ngày nay, các vật liệu PTFE có Dk thấp có hệ số mất mát rất thấp, tương đương với mất mát điện môi thấp. Những tấm lamine này cũng có thể chấp nhận đồng VLP với độ nhám rất thấp, do đó chúng cũng có thể cung cấp mất mát đồng thấp hơn so với đồng điện phân tiêu chuẩn.

5. Vật liệu Điện dung Tích hợp (ECM)

Để hỗ trợ tính toàn vẹn nguồn, điện môi lấp đầy giữa cặp mặt đất và mặt nguồn nên được chọn một cách chính xác. Quan điểm thông thường về các vật liệu Dk thấp, mất mát thấp lại sai ở đây. Vật liệu sử dụng giữa cặp mặt đất/mặt nguồn không nên là vật liệu Dk thấp. Thay vào đó, nó nên có giá trị Dk cao và mất mát cao. Các lớp này cũng nên mỏng nhất có thể.

Ngành công nghiệp đã phản hồi bằng cách sử dụng các vật liệu Dk cao mỏng có thể được tích hợp vào hệ thống nhựa-fiberglass. Những vật liệu dung lượng tích hợp này không bắt buộc cho tính toàn vẹn nguồn, nhưng chúng chắc chắn hữu ích trong các PCB tốc độ cao với số lượng lớp cao. Có ba lý do cho điều này:

1. Dk cao cung cấp nhiều dung lượng mặt phẳng hơn
2. Các lớp ECM mỏng hơn có nhiều dung lượng mặt phẳng hơn
3. Mất mát cao trong lớp ECM làm giảm biến động nguồn rất nhanh

Các giá trị Dk của những vật liệu này có thể dao động từ ~4 đến ~10 từ 100 MHz đến 1 GHz. Đây chính xác là khu vực mà chúng ta muốn có dung lượng mặt phẳng có thể làm giảm cộng hưởng mặt phẳng nguồn và bất kỳ thiếu sót nào về dung lượng trên chip/trong gói. Độ dày của những vật liệu này sẽ ở cỡ micromet. Một số công ty sản xuất những vật liệu này bao gồm 3M và DuPont; một vật liệu nổi tiếng khác là FaradFlex. Bởi vì những vật liệu này cũng có độ dày lớp nhỏ, chúng có thể được sử dụng trong các cấu trúc xếp lớp với số lượng lớp cao.

• Tìm hiểu thêm về ảnh hưởng của vật liệu ECM Dk cao đối với tính toàn vẹn nguồn

Suy nghĩ cuối cùng

Trong quá trình thiết kế xếp chồng PCB tốc độ cao, việc xây dựng một xếp chồng PCB là bước cuối cùng trong quy trình. Thay vào đó, chúng ta quan tâm nhiều hơn đến số lượng lớp và độ dày so với kích thước chân linh kiện và sự phân tán. Từ đó, bạn có thể tiếp cận việc lựa chọn vật liệu cho các lớp tín hiệu, và bạn có thể đánh giá vật liệu dung lượng tích hợp cho các cặp mặt đất/năng lượng.

Nếu bạn chỉ đang thiết kế một bảng mạch đơn giản, như một bảng mạch 4 lớp cho tốc độ cao, bạn thực sự chỉ cần xác định hai điều: độ dày lớp ngoài và giá trị Dk. Cùng nhau, chúng sẽ xác định chiều rộng dấu vết bạn cần để đạt được trở kháng đơn cuối, tiếp theo là khoảng cách cho trở kháng vi sai mục tiêu.

Khi bạn cần thiết kế xếp chồng PCB tốc độ cao của mình, hãy sử dụng bộ công cụ thiết kế PCB đầy đủ trong Altium Designer®. Layer Stack Manager cho phép bạn kiểm soát hoàn toàn xếp chồng PCB của mình, bao gồm lựa chọn vật liệu và tính toán trở kháng. Khi bạn hoàn thành thiết kế và muốn gửi các tệp cho nhà sản xuất của mình, nền tảng Altium 365™ giúp việc hợp tác và chia sẻ dự án của bạn trở nên dễ dàng.

Chúng ta mới chỉ khám phá được bề nổi của những gì có thể thực hiện với Altium Designer trên Altium 365. Bắt đầu dùng thử miễn phí Altium Designer + Altium 365 ngay hôm nay.