Hai Cấu Trúc PCB 4 Lớp Với Trở Kháng 50 Ohm

Zachariah Peterson
|  Created: Tháng Mười 13, 2021
Xếp chồng PCB 4 lớp

Những nhà thiết kế mới tốt nghiệp từ bảng mạch 2 lớp sang bảng mạch 4 lớp có lẽ đã sẵn sàng để bắt đầu làm việc với các lớp nguồn và mặt đất, và có một cấu trúc chuẩn mà hầu hết các nhà sản xuất sẽ cung cấp cho bạn để giúp xây dựng thiết kế của mình. Cấu trúc cơ bản bạn thường thấy được khuyến nghị là loại cấu trúc SIG/GND/PWR/SIG, nơi các lớp bên trong là các mặt phẳng hoặc đa giác lớn. Đối với nhiều loại thiết kế, điều này hoàn toàn ổn miễn là bạn không mắc phải một số sai lầm đơn giản trong bố trí và định tuyến.

Nếu bạn cần làm điều gì đó tiên tiến hơn, như việc đặt và định tuyến các thành phần tốc độ cao trên cả hai mặt của bảng mạch, bạn sẽ cần sử dụng một cấu trúc thay thế. Lỗi định tuyến điển hình dẫn đến cấu trúc 4 lớp cơ bản bao gồm việc định tuyến các tín hiệu tốc độ cao giữa các lớp bề mặt mà không cung cấp một đường trở về rõ ràng, dẫn đến việc bức xạ EMI nhiều từ bảng mạch. Thay vào đó, bạn nên sử dụng một trong những cấu trúc 4 lớp thay thế này để tạo cấu trúc và bố trí PCB của bạn.

Cấu trúc #1: GND/SIG+PWR/SIG+PWR/GND

Lớp xếp này sử dụng mặt ngoài làm mặt đất để cung cấp khả năng chống lại EMI bên ngoài cao. Nó cũng có thể tạo ra một con đường dễ dàng cho ESD quay trở lại GND và cuối cùng là đến khung thiết bị hoặc mặt đất mà không cần phải đi qua một lỗ via đến lớp bên trong. Loại thiết kế này, với mặt đất ở các lớp ngoài và kết nối trở kháng thấp trực tiếp với GND bằng các đường dẫn, chắc chắn là thiết kế an toàn nhất từ quan điểm EMI và ESD. Nó cũng dễ dàng mở rộng đến số lượng lớp cao hơn nếu cần.

4-layer PCB stackup crosstalk
Sự sắp xếp này cung cấp khả năng che chắn cao chống lại nhiễu bên ngoài, nhưng nó không ngăn chặn được nhiễu bên trong (xuyên âm) giữa các tín hiệu tốc độ cao trên các lớp khác nhau.

Vấn đề tiềm ẩn với lớp xếp này là sự nhiễu chéo giữa các tín hiệu trên các lớp khác nhau. Thông thường, lõi dày của bảng mạch sẽ khoảng ~40 mils hoặc vậy, nhưng điều này không nhất thiết đủ khoảng cách để đảm bảo các đường dẫn không nhận được nhiễu chéo, đặc biệt là ở tốc độ cao. Cách tốt nhất để ngăn chặn nhiễu chéo từ cảm ứng là với việc định tuyến vuông góc trên các lớp khác nhau. Ngoài ra, không sử dụng điều này với các tín hiệu tốc độ cao quá mức hoặc tần số cao, nếu không bạn có thể thấy nhiễu chéo điện dung giữa các lớp tín hiệu (vấn đề lớn hơn nhiều ở tần số GHz công suất cao).

Để loại bỏ vấn đề nhiễu chéo, hãy xem xét việc đảo ngược lớp xếp như được hiển thị dưới đây.

Lớp xếp #2: SIG+PWR/GND/GND/SIG+PWR

Đối với tôi, cấu trúc này được ưa chuộng hơn, đặc biệt là cho bất kỳ bảng mạch nào mà tín hiệu tốc độ cao cần chuyển tiếp giữa hai lớp bề mặt của bảng mạch. Cấu trúc này chỉ là sự đảo ngược của cấu trúc trước đó. Tuy nhiên, chức năng của nó khác biệt và không nhất thiết nhằm mục đích cung cấp sự cách ly cao từ các nguồn nhiễu bên ngoài. Thay vào đó, đây là lựa chọn tốt hơn cho các hệ thống yêu cầu các thành phần tốc độ cao và định tuyến ở cả hai mặt của bảng mạch. Nó cũng dễ dàng để thiết kế cấu trúc 4 lớp này cho trở kháng kiểm soát 50 Ohm. Cuối cùng, hãy chắc chắn kết nối các mặt phẳng GND với một via ở gần bất cứ nơi nào một sự chuyển tiếp tín hiệu được thực hiện.

4-layer circuit board stackup
Trong cách sắp xếp SIG+PWR/GND/GND/SIG+PWR, có thể dòng điện trở lại kỹ thuật số trong mặt phẳng PWR đi theo một vòng rất lớn quay trở lại mặt đất. Một đường dẫn đi qua bộ giải mã gần nhất nhưng điều này không loại bỏ được EMI tần số thấp.

Sự đánh đổi với cấu trúc này là sự bảo vệ thấp hơn cho các tín hiệu trên lớp ngoài. Tín hiệu ở mỗi bên của bảng mạch được bảo vệ khỏi lẫn nhau, nhưng không phải từ các nguồn bức xạ bên ngoài. Cấu trúc này có một lợi thế khác là bạn có thể định tuyến trực tiếp vào các thành phần mà không cần phải cắt mặt phẳng nền. Tổng thể, những lợi thế này trong cấu trúc này và cấu trúc trước đều lý tưởng cho các thiết kế tốc độ cao với định tuyến trên cả hai bề mặt so với cấu trúc SIG/PWR/GND/SIG tiêu chuẩn.

Tại Sao Những Cấu Trúc Này Tốt Hơn Cho Tín Hiệu Tốc Độ Cao Đơn Kết

Cấu trúc tiêu chuẩn SIG/PWR/GND/SIG cho bảng mạch 4 lớp vẫn ổn cho tốc độ cao, nhưng bạn chỉ có thể hỗ trợ đáng tin cậy cho tốc độ trung bình đến cao trên một mặt của bảng mạch. Điều này là do cặp lớp SIG/GND lý tưởng cho tín hiệu số; lớp tín hiệu liền kề với lớp GND là lớp nên được sử dụng cho số vì những lý do sau:

  • Điều khiển trở kháng: Khoảng cách gần giữa lớp GND và lớp SIG cho phép bạn định nghĩa trở kháng đơn cuối được kiểm soát lên đến 50 Ohm (hoặc một số trở kháng khác) mà không làm cho các đường dẫn quá rộng.
  • Chắn: Cấu trúc SIG+PWR/GND/GND/SIG+PWR sẽ có sự chắn cao nhất từ tiếng ồn nội bộ và nhiễu chéo giữa các lớp, trong khi cấu trúc ngược lại sẽ có sự chắn cao nhất từ tiếng ồn bên ngoài, nhưng sẽ có nhiễu chéo nội bộ nếu không được định tuyến đúng cách.
  • Đường trở về rõ ràng: Đường trở về có sự ghép nối điện dung có trở kháng thấp vì nó được kích thích trực tiếp trong mặt phẳng tiếp đất. Điều này trái ngược với cặp lớp SIG/PWR, nơi mà đường trở về có trở kháng cao hoặc một vòng trở về rất lớn tạo ra EMI.

Lý do lớn nhất mà bạn thấy được đề cập đến việc sử dụng một trong những cấu trúc chồng lớp thay thế này là điểm cuối cùng trong danh sách này, nơi cần phải cung cấp một đường dẫn trở lại. Đường dẫn trở lại được tạo ra trong mặt phẳng nguồn là không thể dự đoán và có thể rất lớn.

Power plane return path
Trong cách sắp xếp SIG/PWR/GND/SIG, có thể dòng trở về kỹ thuật số trong mặt phẳng PWR đi theo một vòng rất lớn quay trở lại mặt đất. Một đường dẫn đi qua bộ giải mã gần nhất nhưng điều này không loại bỏ được EMI tần số thấp.

Để cố gắng giảm diện tích vòng lặp và trở kháng của đường dẫn trở lại cho tín hiệu số, một giải pháp tạm thời có thể là đặt một số lớp đồng trên lớp bề mặt xung quanh các đường dẫn của bạn phía trên mặt phẳng nguồn. Tuy nhiên, sự kết hợp điện dung giữa đường dẫn và tín hiệu có thể yếu và không đảm bảo giảm lớn về EMI.

Dù bạn chỉ có một lớp lý tưởng cho tín hiệu số thay vì hai lớp, nhưng cấu trúc chồng lớp SIG/PWR/GND/SIG tiêu chuẩn có những ưu điểm khác. Với một mặt phẳng nguồn được dành riêng, bạn vẫn có thể định tuyến dòng điện cao hơn so với việc sử dụng lớp đồng cho việc định tuyến nguồn; điều này sẽ hữu ích trong một hệ thống nguồn yêu cầu một số mạch điều khiển số. Lớp sau cùng có thể được sử dụng để chứa một loạt các thành phần khác như kết nối hoặc linh kiện thụ động.

Thông điệp quan trọng trong thiết kế xếp chồng 4 lớp tiêu chuẩn, đặc biệt liên quan đến việc đặt lớp nguồn trong một bo mạch 4 lớp, là: việc bao gồm một lớp nguồn riêng biệt sẽ không khiến thiết kế của bạn tự động trượt qua bài kiểm tra EMC. Tuy nhiên, đừng giả định rằng bạn có thể định tuyến các tín hiệu số của mình theo bất kỳ cách nào bạn muốn chỉ vì bạn đang định tuyến trên một mặt phẳng nguồn đồng nhất. Quan trọng hơn là hiểu cách một đường trở lại lan truyền trong một mặt phẳng nguồn và cách nó cuối cùng kết nối trở lại với mặt đất thông qua một đường trở lại có trở kháng cao.

Dù bạn muốn xây dựng xếp chồng PCB 4 lớp kiểu nào, các công cụ thiết kế dễ sử dụng trong CircuitMaker có thể giúp bạn nhanh chóng tùy chỉnh xếp chồng của mình và tạo bố cục PCB. Tất cả người dùng CircuitMaker có thể tạo sơ đồ, bố cục PCB và tài liệu sản xuất cần thiết để chuyển một ý tưởng thành sản phẩm. Người dùng cũng có quyền truy cập vào không gian làm việc cá nhân trên nền tảng Altium 365, nơi họ có thể tải lên và lưu trữ dữ liệu thiết kế trên đám mây, và dễ dàng xem các dự án qua trình duyệt web trên một nền tảng an toàn.

Bắt đầu sử dụng CircuitMaker ngày hôm nay và chờ đón CircuitMaker Pro từ Altium mới.

About Author

About Author

Zachariah Peterson has an extensive technical background in academia and industry. He currently provides research, design, and marketing services to companies in the electronics industry. Prior to working in the PCB industry, he taught at Portland State University and conducted research on random laser theory, materials, and stability. His background in scientific research spans topics in nanoparticle lasers, electronic and optoelectronic semiconductor devices, environmental sensors, and stochastics. His work has been published in over a dozen peer-reviewed journals and conference proceedings, and he has written 2500+ technical articles on PCB design for a number of companies. He is a member of IEEE Photonics Society, IEEE Electronics Packaging Society, American Physical Society, and the Printed Circuit Engineering Association (PCEA). He previously served as a voting member on the INCITS Quantum Computing Technical Advisory Committee working on technical standards for quantum electronics, and he currently serves on the IEEE P3186 Working Group focused on Port Interface Representing Photonic Signals Using SPICE-class Circuit Simulators.

Related Resources

Tài liệu kỹ thuật liên quan

Back to Home
Thank you, you are now subscribed to updates.