PCB-Verdrahtungsstrategien für Stackups mit hoher Lagenanzahl

Die Strategien zum Verlegen von PCBs mit einer höheren Anzahl an Lagen sind vielfältig und hängen von der Funktionalität der PCB ab. Platinen mit vielen Lagen können viele verschiedene Arten von Signalen umfassen, von Gruppen langsamer digitaler Schnittstellen bis hin zu mehreren Hochgeschwindigkeits-Digitalschnittstellen mit unterschiedlichen Anforderungen an die Signalintegrität. Dies stellt eine Herausforderung aus der Perspektive der Planung der Verlegung und der Zuweisung von Signallagen zu verschiedenen Schnittstellen dar.

Wir können nicht über Verlegestrategien in PCBs mit vielen Lagen sprechen, ohne auch das Pinout-Design bei vielen BGAs zu erwähnen. Ein BGA mit einer hohen Pinanzahl kann viele verschiedene digitale Schnittstellen enthalten, insbesondere wenn es sich bei dem Bauteil um einen typischen Mikroprozessor oder ein FPGA handelt. Dies ist einer der häufigsten Treiber für eine hohe Anzahl an Lagen in der PCB.

Da wir bei einem Design mit vielen Lagen gleichzeitig mehrere Herausforderungen haben, werde ich diese Herausforderungen und einige Strategien durchgehen, die Sie verwenden können, um eine PCB mit vielen Lagen erfolgreich zu verlegen.

Was treibt eine hohe PCB-Lagenanzahl an?

Wie ich in der Einleitung erwähnt habe, ist der häufigste Faktor, der eine Leiterplatte dazu bringt, eine sehr hohe Anzahl von Lagen zu haben, das Vorhandensein eines großen BGA. Diese Komponenten haben eine hohe Anzahl von Pins auf der Unterseite des Bauteils, und sie benötigen mehr Lagen, damit Signale die Pins erreichen können. Da diese Komponenten oft spezialisierte ASICs, Mikroprozessoren oder FPGAs sind, enthalten sie auch viele digitale Schnittstellen mit unterschiedlichen Anforderungen an die Signalintegrität und das Routing sowie viele Strom- und Massepins.

Viele Designer werden sich an die einfache Formel erinnern, um die Anzahl der erforderlichen Lagen zu schätzen, um alle Pins auf einem BGA zu erreichen. Wenn der BGA-Abstand groß genug ist, damit ein Signal zwischen den Pins geroutet werden kann, können wir zwei Reihen von BGA-Pins pro Signallage unterbringen:

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Für ein BGA-Paket mit grobem Pitch, bei dem wir Leiterbahnen zwischen den Kugeln platzieren können, können wir 2 Reihen/Spalten pro Lage routen.

Einige BGA-Fußabdrücke können ziemlich komplex sein mit fehlenden Kugeln in den inneren Reihen. Ein Beispiel wird unten gezeigt; es ist wahrscheinlich, dass dieses BGA nicht der gleichen Lagenanzahlberechnung folgt, die für das standardmäßige BGA oben verwendet wurde.

Erfahren Sie mehr in diesem Artikel mit Charlie Yap.

Wenn die Komponente einen viel feineren Pitch hat und wir keine Leiterbahnen zwischen den Pads im BGA-Footprint unterbringen können, müssen wir die erforderliche Lagenanzahl verdoppeln. Wenn viele der Pins Strom und Masse sind, wird die Lagenanzahl definitiv sinken. Es ist auch möglich, dass eine große Anzahl von Quad-Paketen die Anforderung hoher Lagenanzahlen erzeugt. Im oberen Bereich können diese ein paar hundert Pins haben, sicherlich nicht die hohe Zahl, die man bei einem BGA mittlerer Größe sehen würde.

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Routing-Strategie 1: Keine Strategie überhaupt!

Die "keine Strategie"-Strategie ist bei weitem die einfachste und konzentriert sich nur darauf, die Lagenanzahl zu minimieren und gleichzeitig die Lösbarkeit zu gewährleisten. Sie kann beginnen, indem die erforderliche Anzahl von Lagen ausgewählt und vom BGA aus mit einem standardmäßigen Fan-Out-Ansatz geroutet wird, indem eine feste Lagenanzahl angewendet und versucht wird, alle Spuren darin unterzubringen, oder indem frei geroutet und bei Bedarf neue Signallagen hinzugefügt werden. Sie gilt, wenn:

• Sie sich keine Sorgen darüber machen, verschiedene Impedanzspezifikationen in unterschiedliche Lagen zu trennen
• Alle Schnittstellen keine Impedanzspezifikation haben, wie z.B. SPI
• Alle Schnittstellen die gleiche Impedanzanforderung haben
• Die Anzahl der Schnittstellen mit Impedanzspezifikation klein ist (vielleicht 1 oder 2)

Es versteht sich von selbst, dass das Routing mit dieser Strategie vielleicht nicht sehr organisiert erscheint, aber die reduzierte Fokussierung auf die Signalintegrität zugunsten der Lösbarkeit kann dazu beitragen, die Anzahl der Lagen niedriger zu halten als bei anderen Strategien.

Diese parallele Schnittstelle beginnt bei einem BGA (untere rechte Ecke) und führt in ein Add-In-LCD-Modul (obere linke Ecke).

Strategie 2: Priorisierung der Lagen nach Schnittstelle

In dieser Strategie erhalten spezifische impedanzkontrollierte Schnittstellen ihre eigenen Lagenzuweisungen und werden hauptsächlich in diesen Lagen geroutet. Der Hersteller wendet dann einen kontrollierten Impedanzansatz an und bestimmt die elektrischen Eigenschaften, die verwendet werden, wenn Ihr Stack-Up gebaut wird. Diese Art von Strategie kann verwendet werden, wenn es mehrere Hochgeschwindigkeitsschnittstellen gibt, die eine Impedanzkontrolle erfordern und die möglicherweise unterschiedliche Zielimpedanzwerte haben. In einigen Fällen mit differentiellen Schnittstellen haben sie das gleiche nominale Impedanzziel, aber möglicherweise eine andere Bandbreitenanforderung, was unterschiedliche Leitungsbreiten und Abstände für die verschiedenen Schnittstellen erfordert.

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In den untenstehenden Beispielbildern zeige ich mehrere digitale Schnittstellen, die verschiedenen Lagen in einem 16-Lagen-Stack-Up zugewiesen sind. Die beteiligten Schnittstellen sind:

• DDR4
• CSI-2
• 1 Gbps LVDS
• 10 Gbps Ethernet

Und sehen Sie, wie diese in den untenstehenden Plots in verschiedene Schichten unterteilt sind.

Hochgeschwindigkeitsverdrahtung mehrerer digitaler Schnittstellen auf einer Leiterplatte mit vielen Schichten.

Sie werden bemerken, dass auf diesen Schichten etwas Leerfläche vorhanden ist. Es ist wichtig zu bedenken, dass bei dieser Schichtstrategie das primäre Ziel darin besteht, die Spezifizierung der Impedanz für den Hersteller zu erleichtern. Wenn pro Schicht nur eine einzige Impedanzspezifikation vorhanden ist, kann der Hersteller viel einfacher einen Stapelaufbau produzieren, der diese Ziele für jede Schnittstelle erreicht.

Der Nachteil ist, dass dies tendenziell zu einer höheren Schichtanzahl führt, sowie zu Leerflächen auf einigen Schichten. Bei Bedarf können Sie einen Teil der Leerfläche mit zusätzlichem Masse- oder Kupfer für Stromschienen auffüllen. Ich bevorzuge es, diesen Raum in einigen Entwürfen für Stromschienen zu nutzen, da es mir ermöglichen könnte, eine Stromversorgungsschicht komplett zu eliminieren. Außerdem können Sie diese impedanzkontrollierten Schichten immer noch für langsame oder Konfigurationssignale verwenden, solange sie nicht zu dicht an Ihren Hochgeschwindigkeitsleitungen gebündelt sind.

Strategie 3: Hochgeschwindigkeits- und Niedriggeschwindigkeitsschichten

In dieser Strategie ist die Anzahl der Schnittstellen, die eine kontrollierte Impedanz erfordern, typischerweise gering, oder alle impedanzkontrollierten Schnittstellen benötigen dieselbe Impedanz. Dies ermöglicht es Ihnen, Signale in dedizierte Hochgeschwindigkeits- und Niedriggeschwindigkeitsschichten zu trennen. Dies ähnelt dem, was Sie bei einer sechsschichtigen Platine mit vier Signallagen tun könnten, wobei Ihre Niedriggeschwindigkeitssignallagen nebeneinander platziert werden könnten.

Diese Art von Strategie eignet sich für orthogonales Routing, insbesondere wenn Niedriggeschwindigkeitssignale auf benachbarten Schichten vorhanden sind. Zum Beispiel sehen Sie das unten gezeigte Routing, das orthogonale Routingrichtungen zwischen zwei Komponenten auf zwei verschiedenen Schichten verwendet.

Diese I/Os sind Teil einer SDRAM-Schnittstelle und können mit einem orthogonalen Routingansatz leicht zum Speicherchip geroutet werden.

Das Routing in dieser Strategie wird weniger Herausforderungen bei der Signalintegrität haben, da viele der Signale tendenziell niedriggeschwindig sind. Daher hilft dieser Ansatz, eine vernünftige Schichtanzahl beizubehalten.

Strategie 4: Kombinieren von Strom und einigen Signalen

Eine weitere Routingstrategie, die ich oft bei Platinen mit hoher Schichtanzahl implementiere, besteht darin, einige Signale und Stromschienen in eine einzige Schicht zu kombinieren.

Ein häufiger Grund dafür, dass die Anzahl der Lagen hoch wird, ist nicht nur aufgrund einer großen Anzahl von Signalen oder Schnittstellen, die geroutet werden müssen. Die Lagenanzahl kann auch aufgrund mehrerer Stromschienen und Stromversorgungen steigen. Ein unerfahrener Designer könnte glauben, dass eine PCB für jede Stromschiene eine eigene Stromebene benötigt, aber das würde eine große Anzahl von Lagen mit mehr Kupfer als notwendig erzeugen. Stattdessen ist eine bessere Strategie, Stromschienen als Polygone zu zeichnen.

In Lagen, in denen Stromschienen gezeichnet sind, ist es akzeptabel, diese Lagen für das Routing von Signalen zu verwenden. Insbesondere macht es Sinn, langsamere Signale oder Konfigurationssignale in diesen Lagen zu routen. Ich sehe viele Beispiele dafür in der 1-Minute Design Review Serie, die ungefähr so aussieht wie das unten gezeigte Beispielrouting.

Das Routing in Stromlagen ist angemessen, solange ein ausreichend großer Abstand eingehalten wird.

Dieser Ansatz kann innerhalb von Strategie 2 verwendet werden, da er es Ihnen ermöglicht, die verbleibenden Lagen, die nicht der Masse zugeordnet sind, für langsame Signale zu nutzen. Hochgeschwindigkeitssignale können unter Strategie 2 bei Bedarf immer noch ihre eigenen Lagen bekommen. Dies hilft, die Lagenanzahl niedrig zu halten, indem die Notwendigkeit für dedizierte Stromebenen und dedizierte Lagen für langsame Signale eliminiert wird.

Zusätzlich ist es immer noch möglich, impedanzkontrollierte Leiterbahnen in Lagen zu verlegen, die Stromschienen enthalten. Typischerweise erfordert das Verlegen in einer Lage mit koplanarer Masse die Durchsetzung einer Abstandsregel, um zu verhindern, dass übermäßige Kapazität die Impedanz der Leiterbahn beeinflusst. Das gleiche Prinzip gilt beim Verlegen in der Nähe von Stromschienen. Anstatt eine globale elektrische Abstandsregel zu verwenden, ist es am besten, eine netz- und lagespezifische Regel zu erstellen, um diesen Abstand durchzusetzen. In Altium Designer können Sie diese Abstandsregel mit einer benutzerdefinierten Abfrage einrichten, indem Sie die Bedingungen InNet (oder InNetClass) und InLayer nutzen.

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