高層数スタックアップのためのPCBルーティング戦略

高層数のPCBをルーティングするために使用される戦略は多岐にわたり、PCBの機能性に依存します。高層数のボードは、低速デジタルインターフェースのグループから、異なる信号整合性要件を持つ複数の高速デジタルインターフェースまで、多種多様な信号を含むことがあります。これは、ルーティングの計画と各インターフェースへの信号層の割り当ての観点から見ると、挑戦を提示します。

高層数PCBのルーティング戦略を語る上で、多くのBGAにおけるピン配置設計にも触れないわけにはいきません。高ピン数BGAは、特にそのコンポーネントが典型的なマイクロプロセッサーやFPGAである場合、多くの異なるデジタルインターフェースを含むことがあります。これは、PCBの高層数の最も一般的な要因の一つです。

高層数設計において、同時に複数の課題が提示されるため、これらの課題と高層数PCBを成功裏にルーティングするために使用できるいくつかの戦略について説明します。

何がPCBの層数を高めるのか？

導入で述べたように、PCBが非常に多くの層を持つようになる最も一般的な要因は、大きなBGAの存在です。これらのコンポーネントはデバイスの下側に高いピン数を持ち、信号がピンに到達するためにはより多くの層が必要になります。これらのコンポーネントは、しばしば特殊なASIC、マイクロプロセッサ、またはFPGAであるため、異なる信号整合性およびルーティング要件を持つ多くのデジタルインターフェース、および多数の電源およびグラウンドピンを含んでいます。

多くの設計者は、BGA上のすべてのピンに到達するために必要な層の数を見積もるための単純な公式を思い出すでしょう。ピン間で信号をルーティングできるほどBGAピッチが大きい場合、1つの信号層あたり2列のBGAピンを配置できます：

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ボール間にトレースを配置できる粗ピッチBGAパッケージの場合、1層あたり2行/列をルーティングできます。

一部のBGAフットプリントは、内側の行に欠けているボールがあるなど、かなり複雑な場合があります。以下に示す例では、このBGAが上記の標準BGAに使用される同じ層数計算に従わない可能性があります。

Charlie Yapとのこの記事でさらに学びましょう。

コンポーネントのピッチが非常に細かく、BGAフットプリントのパッド間にトラックを配置できない場合、必要なレイヤー数を倍にする必要があります。多くのピンが電源とグラウンドの場合、レイヤー数は確実に減少します。また、大量のクアッドパッケージが高いレイヤー数を要求する可能性もあります。高性能なものでは、数百ピンを持つことがありますが、これは中程度のサイズのBGAで見られる高い数値ではありません。

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ルーティング戦略1：戦略なし！

「戦略なし」戦略は、最もシンプルで、レイヤー数を最小限に抑えつつ解決可能性を確保することのみに焦点を当てます。必要なレイヤー数を選択し、標準的なファンアウトアプローチを使用してBGAからルーティングを開始し、固定されたレイヤー数を適用してすべてのトレースを詰め込むか、自由にルーティングして必要に応じて新しい信号レイヤーを追加することから始めることができます。これは、次の場合に適用されます：

• 異なるインピーダンス仕様を異なるレイヤーに分けることを心配していない場合
• すべてのインターフェースにインピーダンス仕様がない場合、例えばSPI
• すべてのインターフェースが同じインピーダンス要件を持っている場合
• インピーダンス指定のあるインターフェースの数が少ない場合（たぶん1つか2つ）

言うまでもなく、この戦略でのルーティングは非常に整理されているとは見えないかもしれませんが、信号の整合性に対する焦点を減らし、解決可能性を優先することで、他の戦略よりも層数を少なく保つことができます。

この並列インターフェースはBGA（右下隅）から始まり、追加のLCDモジュール（左上隅）にルーティングされます。

戦略2：インターフェースによる層の優先順位付け

この戦略では、特定のインピーダンス制御インターフェースが独自の層割り当てを受け、主にこれらの層でルーティングされます。その後、製造業者は制御されたインピーダンスアプローチを取り、スタックアップを構築する際に使用される電気的特性を決定します。このタイプの戦略は、インピーダンス制御を必要とする複数の高速インターフェースがあり、異なる目標インピーダンス値を持つ場合に使用できます。差動インターフェースの場合、同じ公称インピーダンス目標を持つことがありますが、異なる帯域幅要件があり、異なるインターフェースに対して異なる線幅と間隔が使用されることがあります。

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以下の例の画像では、16層のスタックアップで異なる層に割り当てられた複数のデジタルインターフェースを示しています。関与するインターフェースは次のとおりです：

• DDR4
• CSI-2
• 1 Gbps LVDS
• 10 Gbps Ethernet

以下のプロットで、これらが異なるレイヤーにどのように分けられているかを見てみましょう。

高層カウントPCBでの複数のデジタルインターフェースの高速配線。

これらのレイヤーにはいくつかの空きスペースがあることに気づくでしょう。このレイヤー戦略では、主な目的が製造業者がインピーダンスを指定しやすくすることであることを覚えておくことが重要です。レイヤーごとに単一のインピーダンス仕様のみがある場合、製造業者が各インターフェースに対してこれらの目標を達成するスタックアップを生産することははるかに簡単です。

欠点は、より高いレイヤーカウントと、いくつかのレイヤーに空きスペースができる傾向があることです。必要に応じて、追加のグラウンドや電源レール用の銅でいくつかの空きスペースを埋めることができます。私は、いくつかの設計でこのスペースを電源レール用に使用することを好みます。なぜなら、それによって電源レイヤーを完全に排除できるかもしれないからです。また、これらのインピーダンス制御レイヤーを、高速トレースに近すぎない限り、低速または設定信号にも引き続き使用できます。

戦略3: 高速および低速レイヤー

この戦略では、制御されたインピーダンスが必要なインターフェースの数が通常少ないか、またはすべてのインピーダンス制御インターフェースが同じインピーダンスを必要とします。これにより、信号を専用の高速層と低速層に分けることができます。これは、4つの信号層を持つ6層ボードで行うことと似ており、低速信号層を隣同士に配置することができます。

このタイプの戦略は、直交ルーティングに適しており、特に低速信号が隣接する層に存在する場合に有効です。例えば、以下に示すルーティングは、2つの異なる層の2つのコンポーネント間で直交ルーティング方向を使用しています。

これらのI/OはSDRAMインターフェースの一部であり、直交ルーティングアプローチを使用してメモリチップに簡単にルーティングできます。

この戦略でのルーティングは、多くの信号が低速であるため、信号整合性の課題が少なくなります。したがって、このアプローチは合理的な層数を維持するのに役立ちます。

戦略4: 電源といくつかの信号を組み合わせる

高層数ボードで私がよく実施する別のルーティング戦略は、いくつかの信号と電源レールを単一の層に組み合わせることです。

レイヤー数が多くなる一般的な理由は、ルーティングが必要な信号やインターフェースの数が多いだけではありません。レイヤー数は、複数の電源レールや電源供給によっても増加することがあります。初心者の設計者は、PCBには各電源レールごとに専用の電源プレーンが必要だと考えがちですが、これでは必要以上に多くのレイヤーと銅を使用することになります。代わりに、より良い戦略は、ポリゴンとして電源レールを描画することです。

電源レールが描画されたレイヤーでは、そのレイヤーを信号のルーティングに使用しても構いません。特に、これらのレイヤーで低速信号や設定信号をルーティングすることは理にかなっています。1-Minute Design Review シリーズでは、このような例が多く見られます。これは、以下に示す例のルーティングのようなものです。

電源レイヤーでのルーティングは、十分な間隔を保つ限り適切です。

このアプローチは、戦略2の中で使用できます。なぜなら、グラウンドに割り当てられていない残りのレイヤーを低速信号に利用できるからです。高速信号は、必要に応じて戦略2の下で自分のレイヤーを得ることができます。これにより、専用の電源プレーンや専用の低速信号レイヤーの必要性を排除することで、レイヤー数が高くなりすぎるのを防ぐのに役立ちます。

さらに、電源レールを含む層でインピーダンス制御トレースをルーティングすることも可能です。通常、共面グラウンドを持つ層でのルーティングでは、トレースのインピーダンスに影響を与える過度のキャパシタンスを防ぐために、クリアランスルールを適用する必要があります。電源レールの近くでルーティングする場合も同じ原則が適用されます。グローバルな電気的クリアランスルールを使用する代わりに、このクリアランスを強制するためにネット固有および層固有のルールを作成することが最善です。Altium Designerでは、InNet（またはInNetClass）およびInLayer条件を利用して、カスタムクエリを使用してこのクリアランスルールを設定できます。

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