Das Schaltverhalten einer seriell abgeschlossenen Übertragungsleitung

Serienabgeschlossene Leitungen und differentielle Signale dienen als Verbindungen in allen CMOS-Geräten. Obwohl ich ausführlich über differentielle Signalübertragung, deren Funktionsweise und deren Vorteile geschrieben habe, habe ich das Schaltverhalten einer serienabgeschlossenen Leitung nicht behandelt. Das ist der Zweck dieses Artikels.

Die Grundlagen

Die wesentlichen Punkte über eine serienabgeschlossene Übertragungsleitung umfassen Folgendes:

• Bei dieser Art von Übertragungsleitung wird eine Serienabschlusswiderstand am Ausgang jedes Treibers platziert.
• Es bietet den niedrigsten Energieverbrauch für ein Hochgeschwindigkeits-Logiksignal.
  •     Es ist die Methode mit dem niedrigsten Energieverbrauch, weil die Energie nur im Schaltkreis verbraucht wird, wenn eine Logikleitung von einem Logik-0 zu einem Logik-1 geschaltet wird.

Während die vorherigen Punkte sehr geradlinig erscheinen, ist das Verständnis darüber, wie eine seriell abgeschlossene Übertragungsleitung funktioniert, entscheidend, um sicherzustellen, dass die Signale ordnungsgemäß an jeden Empfänger geliefert werden. Abbildung 1 zeigt einen typischen 5V-CMOS-Treiber mit einer 50-Ohm-Übertragungsleitung, die mit einem passiven CMOS-Empfänger verbunden ist. Das bedeutet, dass dieses Gerät einfach auf die Spannungswellenform reagiert, die an seinem Eingang präsentiert wird. Zu Erklärungszwecken sehen CMOS-Empfänger aus wie sehr kleine Kondensatoren, die als offene Schaltkreise betrachtet werden können. In diesem Beispiel ist die Leitung 12 Zoll oder etwa 30 cm lang. Auf einer Leiterplatte bewegt sich Energie mit ungefähr sechs Zoll pro Nanosekunde, daher ist die unten dargestellte Leitung etwa zwei Nanosekunden lang.

Abbildung 1. Eine 5-Volt seriell abgeschlossene CMOS-Übertragungsleitung

Abbildung 2. Äquivalenter Schaltkreis für die in Abbildung 1 gezeigte Übertragungsleitung.

Wie in Abbildung 2 zu sehen ist, sind Kapazität und Induktivität entlang der Länge der Übertragungsleitung verteilt. Diese Elemente sind die Parasiten, und sie bestimmen das Verhalten einer Übertragungsleitung mit dem Verhältnis von Induktivität pro Längeneinheit zu Kapazität pro Längeneinheit. Dies bestimmt die Impedanz der Leitung, die in Gleichung 1 gezeigt wird. Lo ist die Induktivität pro Längeneinheit und Co ist die Kapazität pro Längeneinheit. Mit einem Werkzeug wie einem 2D-Feldlöser (viele Feldlöser sind als Teile verschiedener Signalintegritätswerkzeuge verfügbar) werden diese beiden Variablen für eine bestimmte Übertragungsleitung bestimmt.

Gleichung 1. Impedanz als Funktion der verteilten Kapazität und Induktivität

Wenn der Treiber in Abbildung 1 handelt, um das Logikniveau auf der Übertragungsleitung von einem Logik 0 auf ein Logik 1 zu verschieben, muss er die verteilte parasitäre Kapazität der Übertragungsleitung aufladen. Dies ist die primäre Leistung, die von CMOS-Logikschaltungen verbraucht wird. Wenn derselbe Treiber handelt, um das Logikniveau von einem Logik 1 auf ein Logik 0 zu verschieben, muss diese Ladung entfernt werden.

Wenn ein Signal entlang eines Drahtes oder einer Übertragungsleitung gesendet wird, befindet sich die Energie darin in Form eines elektromagnetischen (EM) Feldes. Diese Energie wird entlang des Pfades reisen und an den Enden des Pfades für immer reflektiert, es sei denn, sie wird von einem Abschlusswiderstand absorbiert oder geht langsam in den Widerstand des Leiters verloren. Wenn die Enden des Pfades offene Schaltkreise sind, wird die reflektierte Energie dieselbe Polarität wie die einfallende Energie haben. Wenn die Enden des Pfades Kurzschlüsse sind, wird die reflektierte Energie invertiert sein.

Wie die Ladung auf einer Logikleitung sie von einer Null zu einer Eins bewegt

In dem Moment, in dem der Treiber beginnt, die Logikleitung von einer 0 auf eine 1 zu bewegen, wird der in Abbildung 3 dargestellte äquivalente Schaltkreis gebildet. Wie man sehen kann, wurde durch die Kombination der Treiberausgangsimpedanz und der Serienabschluss im oberen Teil sowie der Impedanz der Übertragungsleitung im unteren Teil ein Spannungsteiler gebildet. Wenn der Serienabschluss angemessen gewählt wurde, wird die Kombination aus Zout und Zst gleich Zo sein. In diesem Beispiel werden beide 50 Ohm sein, und die Spannung am Eingang zur Übertragungsleitung wird V/2 sein.

Abbildung 3. Äquivalenter Schaltkreis von Abbildung 1, wenn der Treiber von Logik 0 auf Logik 1 wechselt.

Abbildung 4 zeigt die Spannungsverläufe am Eingang der Übertragungsleitung und am Eingang des Empfängers, während die Zeit vergeht.

Abbildung 4. Schaltvorgänge für Schaltung in Abbildung 1

Diese Abbildung enthält die folgenden Datenpunkte:

• Die rote Welle ist der Eingang zur Übertragungsleitung, und die orangefarbene Welle ist der Eingang zum Empfänger am Ende der Übertragungsleitung.
• Wie gezeigt, ist das Spannungsniveau unmittelbar nach dem Übergang von 0 auf 1 nur halb so groß.
• Dies ist auf den in Abbildung 3 gezeigten Spannungsteiler zurückzuführen.
• Dieses Spannungsniveau wird oft als „Bench“-Spannung bezeichnet.
• Energie in Form eines EM-Feldes wurde in die Übertragungsleitung eingeleitet.
• Diese Energie lädt die parasitäre Kapazität der Übertragungsleitung auf das Spannungsniveau von V/2 auf, während das Feld die Übertragungsleitung entlangläuft.
• Nach zwei Nanosekunden (der elektrischen Länge der Übertragungsleitung) ist die Leitung vollständig auf V/2 aufgeladen, und das EM-Feld trifft auf einen offenen Stromkreis beim Empfänger. Wenn ein solches Feld auf einen offenen Stromkreis trifft, wird keine der Energie im Feld absorbiert. Stattdessen wird sie mit derselben Größe reflektiert, die sie hatte, als sie ausgesendet wurde.
• Im Moment der totalen Reflexion beträgt das Spannungsniveau am Ende der Leitung V/2. Da die Spannungsgröße des EM-Feldes V/2 ist, wird nach der totalen Reflexion die Amplitude V betragen. Wie man sehen kann, hat die orangefarbene Wellenform eine Amplitude von V, sobald das EM-Feld am Ende der Leitung ankommt. Auf der Rückreise wird die parasitäre Kapazität der Übertragungsleitung bis auf V aufgeladen. Sobald das EM-Feld zurückkehrt zum Treiber, trifft es auf den äquivalenten Schaltkreis, der in Abbildung 5 gezeigt ist.

Abbildung 5. Äquivalenter Schaltkreis von Abbildung 1, als die reflektierte Welle zum Treiber zurückkehrt

Es sollte beachtet werden, dass eine Spannungsquelle, wie in Abbildung 5 gezeigt, eine Impedanz von null hat.

Da die Summe von Zout und Zst 50 Ohm beträgt und die Spannungsquelle einen Kurzschluss darstellt, bilden sie zusammen eine parallele Terminierung, die denselben Wert wie die Impedanz der Übertragungsleitung hat. Als Ergebnis wird die gesamte Energie im EM-Feld absorbiert, und das Spannungsniveau auf der Übertragungsleitung stabilisiert sich bei 5 Volt, was ein ideales Logik 1 für diesen Schaltkreis ist.

Hinweis: Wenn ein Widerstand denselben Wert wie die Impedanz einer Übertragungsleitung hat und über die Enden dieser Leitung gelegt wird, wird die gesamte Energie im elektromagnetischen Feld von diesem Widerstand absorbiert. Es gibt keine weiteren Reflexionen, und dieser Widerstand wird als parallele Terminierung bezeichnet.

Der Prozess des Wechsels von einem Logik 1 zu einem Logik 0

Wenn der Schaltkreis in Abbildung 1 von einem Logikpegel 1 auf einen Logikpegel 0 wechselt, hat der Treiber die Aufgabe, die Ladung auf der Leitungskapazität zu entfernen, die dort platziert wurde, um sie von einem Logikpegel 0 auf einen Logikpegel 1 zu bewegen. Dies geschieht, während der Treiberpegel intern von 5V auf 0V wechselt. Wie beim Übergang von einem Logikpegel 0 zu einem Logikpegel 1 ist der äquivalente Schaltkreis wie in Abbildung 3 dargestellt, aber jetzt liegt die Leitung bei 5V und der Ausgangsimpedanz sowie der Serienabschlusswiderstand sind mit 0V verbunden. Somit arbeitet der Spannungsteiler wie zuvor.

Infolge des Vorhergehenden wird die Leitungsspannung auf V/2 verschoben und die Ladung in Form des EM-Feldes wird von der Leitungskapazität auf dieses Niveau entfernt, während die Energie die Leitung hinunterfließt. (Das Spannungsniveau dieses Übergangs beträgt –V/2.) Wenn das EM-Feld zwei Nanosekunden später am Ende der Übertragungsleitung ankommt, trifft es auf einen offenen Stromkreis und wird zurück die Leitung hinunter reflektiert. Nach der Reflexion liegt die Leitung bei 0V. Zwei Nanosekunden später erreicht das EM-Feld wieder den Treiber und trifft auf die Schaltung, die in Abbildung 4 gezeigt wird, und es wird absorbiert.

Wie man sehen kann, ist die Spannungswellenform am Empfänger (orange) das gewünschte, korrekte quadratische Logiksignal (dies ist das Ziel dieses Signalwegs). Diese Signalmethode ist als „reflektierte Welle“-Schaltung bekannt, weil die reflektierte Welle das korrekte Logikniveau erzeugt, während sie ihre Rundreise entlang der Übertragungsleitung macht. Dies ist die Methode des Logiksignalisierens mit dem niedrigsten Energieverbrauch, weil Strom nur aus dem Stromsystem gezogen wird, während die Leitung geladen wird. Sobald die Leitung vollständig zu einer Logik 1 aufgeladen wurde, geht der Stromverbrauch auf 0. Dies ist die Schaltmethode, die beim PCI-Bus verwendet wird, der in den meisten persönlichen Computern eingebaut ist.

Beachten Sie auch, dass die Spannungswellenform am Treiberausgang bei jedem Schaltvorgang für die Zeit, die der Hin- und Rücklaufverzögerung entlang der Übertragungsleitung entspricht, in einem unbestimmten Logikzustand (V/2) ist. Wenn Lasten entlang der Länge der Übertragungsleitung platziert werden, wie es beim PCI-Bus der Fall ist, erleben sie keine „Daten-gut“-Bedingung, bis die reflektierte Welle auf dem Rückweg an ihnen vorbeizieht. Daher muss das Takten von Daten an diesen Eingängen verzögert werden, bis die Daten an allen Eingängen gut sind. So werden Daten auf dem PCI-Bus sowie bei anderen Busprotokollen, die auf reflektiertem Wellenschalten basieren, getaktet.

Was passiert, wenn die Treiberimpedanz und die Leitungsimpedanz nicht übereinstimmen?

Die Schaltung, die in Abbildung 6 gezeigt wird, ist dieselbe wie die in Abbildung 1 gezeigte, außer dass die Serienterminierung nicht in Serie mit dem Ausgang eingefügt wurde.

Abbildung 6. 5-Volt-CMOS-Schaltung ohne Serienterminierung

Abbildung 7 zeigt das Schaltwellenform für den Übergang von einem logischen 0 zu einem logischen 1. Wie dargestellt, ist die Bankspannung deutlich höher als V/2. Tatsächlich beträgt sie 2V/3 oder 2/3 von insgesamt 5 Volt oder 3,33V. Dies liegt daran, dass der Spannungsteiler in Abbildung 3 einen oberen Widerstand von 25 Ohm oder Zout des Treibers und einen unteren Widerstand oder Impedanz von 50 Ohm hat. Dies erzeugt das 2/3 Spannungsniveau.

Abbildung 7. Spannungswellenform für Schaltung in Abbildung 6

In Abbildung 7 wird die Leitungskapazität durch das EM-Feld auf denselben Wert wie zuvor aufgeladen. Wenn das EM-Feld zwei Nanosekunden nach seiner Erzeugung beim Empfänger ankommt, wird es reflektiert, wodurch sich die Spannung auf 6,66V verdoppelt. Wie zuvor lädt das EM-Feld die Leitungskapazität auf bis zu 6,66V auf. Nach weiteren zwei Nanosekunden kommt das EM-Feld wieder beim Treiber an und trifft auf den in Abbildung 5 gezeigten Abschluss. Die Parallelabschlussimpedanz beträgt jedoch 25 Ohm, nicht 50 Ohm. Das bedeutet, dass zwei Dinge passieren. Erstens ist dieses Mal der Spannungsteiler 50 Ohm oben und 25 Ohm unten. Da der Wert des Serienabschlusses null Ohm beträgt, wird die Spannung heruntergeteilt. Das zweite, was passiert, ist, dass nicht alle Energie absorbiert wird.

Wie zuvor wird die Energiemenge die Spannungsebene am Empfänger verdoppeln und zurück zum Treiber wandern. Wenn sie beim Treiber ankommt, wird ein Teil davon absorbiert und der Rest invertiert reflektiert. Dies setzt sich so lange fort, bis alle Energie in der Ausgangsimpedanz des Treibers absorbiert wurde und das Logikniveau sich bei 5V einpendelt. Dies ist in Abbildung 7 zu sehen.

Hinweis: Wenn man das oben Genannte etwas weiter ausführt, wird eine parallele Terminierung, die nicht mit der Impedanz der Übertragungsleitung übereinstimmt, über die sie platziert ist, nicht alle reflektierten Energie absorbieren. Wenn der Wert dieser Terminierung größer als die TL-Impedanz ist, wird die Energie mit derselben Polarität wie die einfallende Wellenform reflektiert. Dies wird oft als Überschwingen bezeichnet. Ist der Wert dieser Terminierung kleiner als die TL-Impedanz, wird die zwei Nanosekunden später reflektierte Energie invertiert und hat die entgegengesetzte Polarität der einfallenden Wellenform. Dies wird oft als Unterschwingen bezeichnet.

Es gibt zwei Probleme mit der Wellenform in Abbildung 7. Erstens, die Spannung steigt um 1,66 Volt über Vdd. Diese überschüssige Spannung kann Logikausfälle verursachen oder den Empfänger beschädigen. Zweitens, nachdem das Signal zum Treiber zurückkehrt und invertiert wird, wird dies dazu führen, dass die Logik 1 am Empfänger auf unter 4 Volt fällt. Dies verringert die Logik eins auf ein Niveau, das zu einem Logikausfall führen könnte. Keine dieser Situationen ist gut. Deshalb wird einer Schaltung wie dieser eine Serienterminierung hinzugefügt.

Abbildung 8 zeigt das Wellenformsignal, wenn das Signal auf eine Logik 0 wechselt. Wie man sehen kann, treten die gleichen Logikverletzungen auch in diesem Logikzustand auf.

Abbildung 8. Schaltwellenform des in Abbildung 6 gezeigten Schaltkreises mit beiden Logikübergängen

Zusammenfassung

Zusammen mit der differentiellen Signalübertragung dienen seriell abgeschlossene Übertragungsleitungen als Verbindungen in CMOS-Geräten. Diese Art von Übertragungsleitung bietet den niedrigsten Stromverbrauch für ein Hochgeschwindigkeitssignal. Das Verständnis, wie eine seriell abgeschlossene Übertragungsleitung funktioniert und wie sie auf- und entladen wird, hilft, die Signalqualität zu erhalten und sicherzustellen, dass die Leitung wie entworfen und gebaut funktioniert.

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Referenzen:

1. Ritchey, Lee W., und Zasio, John J., Right the First Time, A Practical Handbook on High Speed PCB and System Design, Bände 1 und 2.