5 mitos sobre la integridad de potencia: edición AC

Si pensabas que la integridad de señal y la EMI estaban llenas de mitos, espera a encontrarte con la integridad de potencia. En electrónica de potencia y diseño de PCB, la integridad de potencia se presenta en dos variantes: ya hablamos de la integridad de potencia en CC en otra parte del blog, y ahora es momento de analizar los cinco mitos más importantes sobre la integridad de potencia en CA. ¡Vamos directo al grano!

Mito 1: Cualquier fuente de alimentación sirve

Muchas discusiones sobre integridad de potencia ignoran por completo el papel del regulador de potencia y suponen que este es teóricamente perfecto. En realidad, los fabricantes de semiconductores suministran componentes para sistemas digitales de alta velocidad con reguladores de potencia diseñados específicamente para suministrar energía a altas velocidades. Los módulos reguladores de voltaje típicos para rieles de alimentación digitales de alta velocidad tienen dos características importantes:

• Son convertidores buck multifase
• Tienen un alto ancho de banda del lazo de control
• Tienen baja inductancia de salida

La razón del primer punto es que los diseños multifase pueden funcionar con una frecuencia de conmutación efectiva más alta con un ciclo de trabajo bajo por fase, lo que reduce el ruido de conmutación en la salida. He descrito este punto importante en otro blog.

Sin embargo, para los diseños digitales de alta velocidad, el segundo punto es más importante, ya que determina qué tan rápido puede responder el regulador a los transitorios en la salida y, por lo tanto, mantener un voltaje de salida estable. Como consecuencia del segundo punto, el regulador tiene una baja impedancia de salida, y esa impedancia debe mantenerse baja hasta frecuencias muy altas. En conjunto, estos factores garantizan que el regulador y la estructura de la PDN (con sus capacitores discretos y la capacitancia de los planos) puedan suprimir el rizado en el riel de alimentación cuando los I/O digitales rápidos comienzan a conmutar.

Mito 2: Una sola capa de potencia es aceptable

Algunos diseños pueden funcionar con una sola capa de potencia, incluso si está dividida en múltiples rieles. En procesadores digitales más pequeños, que podrían tener menos de 1000 bolas en un encapsulado BGA, seguirán siendo necesarios múltiples voltajes de alimentación. Sin embargo, la capa de potencia podría segmentarse en rieles grandes para entregar toda la energía necesaria al procesador. A continuación se muestra un ejemplo de la posible cantidad y diversidad de rieles de alimentación en una sola capa que alimenta un BGA grande.

Si intentas colocar demasiados rieles de alimentación en una sola capa, es posible que los rieles terminen transportando demasiada corriente. En ese caso, podrías necesitar otra capa de potencia para los rieles de alta corriente.

A medida que los procesadores aumentan de tamaño y deben admitir más I/O a mayor velocidad, pueden ser necesarias múltiples capas de plano de potencia, y cada una de ellas debe tener su propio plano de tierra. Esto es necesario para proporcionar suficiente capacitancia de plano y mantener la impedancia de la PDN por debajo de un objetivo adecuado. Las impedancias de PDN de sub-mOhm en el rango de 100 MHz a 1 GHz son la norma en procesadores digitales grandes. Ejemplos de estos procesadores incluyen CPU grandes y FPGA grandes con más de 1.000 pines.

Mito 3: Los dieléctricos de bajo Dk son buenos para la integridad de potencia

Los diseños digitales de alta velocidad suelen utilizar materiales FR4 avanzados con valores de Dk entre 3 y 4. Estos materiales también tienden a tener baja dispersión, y cuando se combinan con el bajo valor de Dk, resultan beneficiosos para la integridad de señal en canales de gran ancho de banda. Sin embargo, los dieléctricos de bajo Dk no siempre son la mejor opción para la integridad de potencia.

No es que los materiales de bajo Dk sean “malos” para la integridad de potencia, sino que un valor de Dk más alto en el par plano de potencia-tierra puede ser una mejor opción. La razón es que los dieléctricos con Dk más alto proporcionan una mayor capacitancia de plano para un espesor determinado. Por eso, en algunos casos, un stackup utilizará un material especial conocido como material de capacitancia embebida (ECM). Estos materiales suelen tener tres propiedades importantes:

• Valores de espesor de capa muy pequeños
• Valor de Dk muy alto
• Valor de Df más alto que el de los materiales FR4 avanzados

El valor más alto de Df ayuda a amortiguar los transitorios a alta frecuencia, mientras que el alto valor de Dk y el bajo espesor de capa ayudan a proporcionar una capacitancia de plano muy alta que alcanza el rango de los GHz. Más allá de estas frecuencias, la impedancia de la PDN dentro del encapsulado del procesador tomará el control y determinará la integridad de potencia observada en los bumps del die.

• Obtén más información sobre los ECM en este artículo

Datos que muestran la disminución de la impedancia de la PDN cuando se utiliza un ECM más delgado en un stackup de PCB. Podemos ver con total claridad que el comportamiento resonante cerca de 1 GHz se reduce en gran medida mediante el uso de un material ECM más delgado. [Fuente: DuPont]

Mito 4: Los tres valores de capacitor

La recomendación más común que encontrarás respecto a la selección de capacitores de desacoplo/bypass es utilizar tres valores de capacitor separados entre sí por una década, es decir, 10 µF, 1 µF y 100 nF. Esto puede estar bien para ASIC, pero puede dejar de funcionar rápidamente en procesadores digitales grandes que requieren baja impedancia de PDN sin picos resonantes. Esto se debe a que las resonancias pueden superar fácilmente el valor de impedancia objetivo, dando como resultado transitorios fuertes en esas frecuencias que interfieren con la entrega de potencia.

La siguiente imagen del artículo fundamental de Signal Integrity Journal de Eric Bogatin, Steve Sandler y Larry Smith ilustra por qué esta puede no ser la selección óptima de capacitores para procesadores digitales grandes que requieren potencia a gran ancho de banda.

Impedancia de la PDN con múltiples valores de MLCC. [Fuente: Signal Integrity Journal]

Aunque agregar más capacitores reducirá la curva de impedancia de la PDN, podría ser necesario un número extremadamente grande para reducir los picos de impedancia de la PDN por debajo del valor de impedancia objetivo. Un mejor enfoque es distribuir los valores de los capacitores más allá de los tres valores indicados en la guía de diseño clásica. Esto puede suavizar los picos de impedancia de la PDN, lo que da como resultado un menor número total de capacitores necesarios para mantener la curva de impedancia por debajo del valor objetivo.

Mito 5: Los capacitores siempre deben estar cerca de los pines VDD/GND

En procesadores más pequeños en encapsulados quad y en ASIC, esta afirmación es realmente cierta, en particular cuando la potencia no se entrega mediante un par de plano de potencia/tierra. Pero en procesadores digitales más grandes en encapsulados BGA, que requieren pares de plano potencia-tierra para llegar a los pines en la región interna del encapsulado, no es posible colocar todos los capacitores cerca de los pines de potencia y tierra.

Cuando se utilizan pares de plano potencia-tierra en un diseño con un BGA, la inductancia del trayecto a través del plano es mucho menor que la inductancia de cualquier conexión enrutada con pistas y vías. Un par de plano de potencia/tierra se comporta como una estructura distribuida de baja inductancia, típicamente en el rango de 0,1 a 0,5 nH, mientras que una combinación de pista corta y vía introduce de 1 a 2 nH, y trayectos de pista más largos con múltiples vías pueden alcanzar de 5 a 10 nH o más.

La siguiente tabla muestra valores de inductancia de ejemplo para diferentes tipos de conexión, con el fin de ilustrar por qué el enrutamiento basado en planos cambia la restricción de colocación.

Debido a que el par de planos mantiene baja la inductancia de interconexión independientemente de la distancia lateral entre un capacitor de desacoplo y los pines del procesador, los capacitores colocados a varios milímetros del campo del BGA aún pueden suministrar carga de manera efectiva durante eventos transitorios. La restricción determinante no es la proximidad en términos absolutos, sino la inductancia del trayecto de corriente, y la entrega basada en planos mantiene esa inductancia muy por debajo de lo que pueden lograr las conexiones enrutadas con pistas.

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