Capacité interplan et empilements de PCB

Cet article vise à fournir des éclaircissements sur la capacité interplan et des orientations pour le processus de conception des empilements de PCB. Il est utile d'examiner l'évolution de la technologie au fil du temps pour voir comment les exigences imposées à l'empilement des PCB ont changé.

Aux premiers jours de la fabrication des PCB, les circuits logiques étaient si lents que les seules préoccupations étaient de savoir comment faire des connexions entre les parties logiques ou discrètes et fournir un chemin pour l'alimentation DC à chaque composant. Tout ce qu'il fallait faire, c'était de fournir assez de couches de signal pour tous les fils, et assez de cuivre dans les chemins de puissance pour livrer l'alimentation DC avec un minimum de chute ou d'affaissement. Peu importait quel était le tissu de verre utilisé dans le stratifié et le préimprégné, ou quel était le système de résine, ou l'épaisseur de chaque pièce de stratifié. L'objectif était le PCB le moins cher qui résisterait au processus de soudage et serait fiable.

Finalement, les circuits intégrés (CI) sont devenus suffisamment rapides pour que des problèmes tels que les réflexions et les diaphonies deviennent importants. La famille de logique qui a provoqué cela était l'ECL. À cette époque, les principaux utilisateurs de l'ECL étaient de grandes entreprises informatiques telles qu'IBM, Control Data et Cray Research. Ces entreprises disposaient d'ingénieurs en interne qui effectuaient les calculs d'impédance nécessaires pour concevoir les empilements, et possédaient leurs propres installations de fabrication de PCB en interne, car les fabricants du marché public n'avaient pas encore les capacités de contrôler la fabrication nécessaire pour répondre à leurs exigences.

Au milieu des années 1980, le TTL, le type de logique le plus couramment utilisé à l'époque, est devenu suffisamment rapide pour que les réflexions deviennent un problème nécessitant des PCB à impédance contrôlée. Peu, voire aucun, des ingénieurs concevant avec TTL et CMOS n'avaient de compréhension sur comment atteindre une PCB à impédance contrôlée, ils exigeaient donc que le fabricant livre des PCB avec une impédance connue, généralement de 50 ohms. Les fabricants n'avaient pas cette capacité car leur ensemble de compétences incluait le placage, la gravure, le laminage et le perçage. Pourtant, les ingénieurs exigeaient que les fabricants fassent les calculs d'impédance. L'auteur était présent à cette époque et a passé de nombreuses heures à aider les fabricants à développer la capacité de calculer l'impédance. Leur compétence dans cette tâche était très aléatoire et, dans de nombreux cas, l'est encore aujourd'hui.

Peu après cela, le diaphonie entre les pistes courant côte à côte est devenue un problème nécessitant que les concepteurs fassent attention à la proximité des pistes, tant sur le côté qu'au-dessus et en dessous lors du routage.

À partir du milieu des années 1990, les vitesses avaient tellement augmenté que la plupart des produits échouaient aux tests d'EMI en raison du besoin de capacité fonctionnant au-dessus de 100 MHz. Aucun des condensateurs discrets placés sur les rails d'alimentation ne pouvait résoudre ce problème en raison de leur inductance de montage. Cela a donné naissance à ce que l'on appelle la capacité interplan ou la capacité enterrée. La capacité interplan est créée en plaçant les plans d'alimentation et de masse très proches l'un de l'autre, typiquement à moins de 3 mils.

Ainsi, nous avons maintenant trois exigences imposées à la conception de l'empilement : l'impédance contrôlée, le contrôle de la diaphonie et le besoin de capacité interplan. Certains fabricants pouvaient obtenir l'impédance correcte dans un empilement, mais il n'y a aucun moyen pour eux de tenir compte des deux autres. Cette responsabilité repose sur l'ingénieur concepteur qui est le seul à savoir ce qui est nécessaire et comment mettre en œuvre le contrôle requis.

Au milieu des années 2000, la vitesse de nombreux couples différentiels est devenue si rapide que le tissage de verre utilisé dans le stratifié et le pré-imprégné pouvait induire un phénomène connu sous le nom de décalage (skew) qui détruisait le signal. Le décalage est le désalignement des deux côtés d'une paire différentielle lorsqu'ils arrivent au récepteur. De plus, les pertes dans le stratifié ont commencé à affecter ces signaux à haute vitesse, forçant l'équipe d'ingénierie à rechercher des stratifiés à faible perte qui satisfaisaient les objectifs de perte ainsi que toutes les exigences mentionnées ci-dessus. Une discussion détaillée des matériaux disponibles pour satisfaire tous ces besoins est contenue dans le Chapitre 3 de ce document.

Pour toutes les raisons discutées ci-dessus, l'ingénieur concepteur doit prendre en charge la conception. Pour ce faire avec succès, une compréhension approfondie du processus de fabrication et des matériaux est essentielle. Cette section couvrira tous les sujets impliqués dans la conception des empilements de PCB qui répondent aux quatre contraintes : l'impédance contrôlée, la gestion du diaphonie, la création d'une capacité interplan suffisante et la spécification du tissage correct pour gérer le décalage.

ORGANISER LES COUCHES EN PENSANT À LA CAPACITÉ INTERPLANAIRE

Une fois le nombre de plans d'alimentation, de plans de masse et de couches de signal déterminés pour un design donné, les organiser de manière à respecter toutes les règles d'intégrité du signal et à répondre aux besoins de distribution d'énergie est une série de compromis. Si un besoin de capacité entre plans existe, il sera nécessaire d'organiser les couches de sorte que les plans de masse et de tension soient proches l'un de l'autre. La Figure 2.1 est un exemple de compromis entre les couches de routage et la capacité du plan d'alimentation pour un PCB de dix couches. Le stackup sur le côté gauche de la Figure 2.1 a six couches de signal, mais n'a qu'une seule paire de plans rapprochés. Cela est bon pour l'espace de routage, mais pas si bon pour la distribution d'énergie s'il y a un besoin de capacité entre les plans. Le stackup sur le côté droit a seulement quatre couches de routage (les deux couches extérieures sont trop éloignées du plan le plus proche pour atteindre l'impédance appropriée), mais il a maintenant deux ensembles de paires de plans. Cela est bon pour la capacité entre les plans, mais pas aussi bon pour l'espace de routage.

Figure 2.1 Deux manières possibles d'organiser les couches dans un PCB de dix couches.

Dans les deux cas mentionnés ci-dessus, toutes les couches de signal sont associées à des plans à travers des morceaux de stratifié, à l'exception des deux couches extérieures. Comme mentionné précédemment, ces couches seront trop éloignées du plan le plus proche pour atteindre l'impédance appropriée. Elles peuvent être utilisées pour les pistes d'alimentation et les pastilles de montage des composants.

Une fois l'agencement des couches déterminé, l'étape suivante consiste à sélectionner l'épaisseur de chaque couche diélectrique pour obtenir les meilleures performances au coût le plus bas. Pour minimiser la diaphonie, il est conseillé de sélectionner le stratifié le plus fin qui répond aux objectifs d'intégrité du signal (SI) pour l'espace entre les couches de signal et leurs plans associés. Une fois cela fait, la largeur de la piste nécessaire pour atteindre l'impédance cible est calculée. Ensuite, l'épaisseur du préimprégné entre les plans d'alimentation est sélectionnée pour satisfaire les exigences de tension de claquage et permettre à suffisamment de résine de remplir les vides dans les plans adjacents. Il s'agira généralement d'une seule couche de verre qui commence avec trois mils d'épaisseur et se comprime jusqu'à environ 2,5 mils.

Dans l'exemple à droite dans la Figure 2.1, il reste trois couches de pré-imprégné à choisir. Ce sont celle au centre du stackup et les deux juste en dessous des couches extérieures. (Les couches extérieures dans ce stackup ne sont pas utilisables comme couches à impédance contrôlée, donc leur hauteur au-dessus de leurs plans sous-jacents n'est pas critique.) L'épaisseur de ces trois espaces peut être utilisée pour ajouter du matériel afin d'atteindre l'épaisseur finale désirée car les changements d'épaisseur dans ces trois zones ont peu d'effet sur la performance globale du PCB.

DOCUMENTATION DU STACKUP PCB

À mesure que la vitesse des signaux continue d'augmenter, les exigences imposées au PCB deviennent plus complexes. Certaines de ces exigences, comme mentionné ci-dessus, sont l'impédance contrôlée, le crosstalk contrôlé, la capacité inter-plans, la gestion de la perte de chemin, et le contrôle du style de tissage de verre.

Pour ces raisons, la documentation requise est également devenue plus complexe. Le dessin de l'empilement doit contenir plus d'informations qu'auparavant, et les notes de fabrication devront être élargies. La figure 2.2 est un exemple de la quantité d'informations qui doivent être incluses dans le dessin de l'empilement pour assurer que le PCB soit correctement fabriqué. Remarquez qu'il n'y a pas d'informations sur l'impédance dans le dessin de l'empilement. La raison en est que toutes les autres exigences doivent également être satisfaites. Par conséquent, le dessin de l'empilement spécifie la section transversale globale du PCB qui répond à tous les objectifs d'intégrité du signal (SI). L'ingénieur concepteur doit déterminer tout cela, y compris l'impédance, et spécifier la section transversale totale.

Figure 2.2 Un dessin d'empilement avec des informations adéquates

CAPACITÉ INTERPLANS ET AUTRES CALCULS NÉCESSAIRES LORS DE LA CONCEPTION D'UN EMPILAGE

Comme mentionné précédemment, un certain nombre de calculs doivent être effectués pour arriver à un dessin d'empilement final et aux règles de routage pour une conception. Parmi ceux-ci figurent ;

• Impédance

• Espacement pour éviter le diaphonie

• Capacité interplans requise

• Perte de trace admissible

• Décalage admissible

CALCUL DE L'IMPÉDANCE

La méthode la plus précise pour calculer l'impédance est d'utiliser un outil qui se sert des équations de Maxwell. La méthode la moins fiable est d'utiliser l'une des équations qui étaient autrefois le seul choix disponible. Il existe un certain nombre de produits sur le marché qui utilisent les équations de Maxwell dans un solveur de champ en 2D. Chacun de ces produits peut fournir des réponses précises à condition que les constantes diélectriques correctes soient utilisées. La constante diélectrique correcte pour chaque type de stratifié est obtenue à partir des informations sur le stratifié fournies par le fabricant de stratifiés. Le tableau 2.1 est une feuille d'information typique sur les stratifiés avec la constante diélectrique (er ou Dk) en fonction de la fréquence. Remarquez que le Dk varie à la fois avec le contenu en résine et la fréquence. Il est impératif d'utiliser la valeur correcte lors du calcul de l'impédance. Malheureusement, l'auteur a découvert que de nombreux fabricants n'utilisent pas les valeurs de Dk correctes lors du calcul de l'impédance, résultant en des PCBs qui sont fabriqués avec une impédance incorrecte.

Informations courtoisie de Isola

Tableau 2.1 Un tableau d'information typique sur les stratifiés

Les outils de calcul d'impédance couramment disponibles dans l'industrie des PCB incluent :

• Polar Instruments SI8000 et SI9000

• Mentor Graphics Hyperlynx

• Z-ZERO

• Cadence

• HFSS

• ADS

Tous ces outils produisent des impédances précises et sont comparables en termes de précision. Polar SI8000 est l'outil le plus couramment utilisé chez les fabricants.

Une nouvelle alternative est disponible depuis la sortie d'Altium Designer^® 19, le Gestionnaire de Stackup utilise le solveur Simbeor SFS pour des calculs d'impédance précis avec une précision validée et vérifiable. Voyez-le en action : 

En savoir plus sur la précision de l'impédance et des pertes dans la note d'application 2018_05 ici.

CALCUL DE L'ESPACEMENT POUR ÉVITER LE DIAPHONIE

La diaphonie est l'interaction indésirable entre deux pistes qui sont trop rapprochées. Les empilements dans la Figure 2.1 ont des paires de couches de signaux l'une au-dessus de l'autre. Si un signal dans l'une de ces couches se trouve au-dessus d'un signal dans l'autre couche, la diaphonie augmentera si rapidement qu'aucune quantité de superposition aux vitesses de la technologie actuelle ne peut être autorisée sans causer un problème de diaphonie. La seule stratégie de routage sûre dans ce cas est de router une couche dans la direction X et l'autre dans la direction Y.

Lorsque les pistes sont disposées côte à côte sur la même couche, il est nécessaire de veiller à ce que l'espacement entre les pistes et la hauteur du plan le plus proche soient tels que les objectifs de diaphonie soient atteints. La seule manière d'établir des règles d'espacement fiables est d'utiliser l'un des outils de simulation conçus à cet effet. Des règles telles que 2H ou 3H sont arbitraires et dangereuses à utiliser.

CALCUL DE LA CAPACITÉ INTERPLANS

La capacité interplans, c'est-à-dire la capacité formée par deux plans rapprochés l'un de l'autre, s'est avérée nécessaire pour fournir les courants de commutation très rapides requis par la logique moderne pour alimenter les lignes de transmission et fournir du courant aux cœurs des CI. Ne pas inclure suffisamment de capacité interplans dans une conception est la source la plus commune de défaillances EMI.

Déterminer la quantité de capacité interplans nécessaire se fait en utilisant l'un des outils analytiques conçus à cet effet. La conception de l'empilement des PCB ne peut être complétée sans réaliser cette analyse.

PERTES ADMISSIBLES SUR LES PISTES

À mesure que la vitesse des liaisons de données continue d'augmenter, le potentiel de dégradation du signal dû aux pertes le long de la longueur des chemins de signal, provenant des pertes dans les diélectriques et le cuivre, peut devenir significatif. Décider si la perte dans un chemin proposé est acceptable en fonction de la largeur de la trace et des propriétés de perte du diélectrique est une analyse complexe qui nécessite un outil tel que ADS, HFSS, Hyperlynx Gigahertz ou un outil similaire.

Il existe un certain nombre de stratifiés sur le marché qui ont été conçus pour avoir une très faible perte. Décider quand un design a besoin de l'un de ces stratifiés dépend de quatre choses. Ce sont :

• La longueur du chemin de signal

• Le contenu en fréquence de ce signal

• La capacité de la paire émetteur/récepteur à compenser la perte

• La rugosité du cuivre dans les plans et sur les traces

La largeur de la trace n'est pas sur cette liste car il a été démontré que pour les largeurs de trace admissibles dans la plupart des conceptions, changer la largeur de la trace pour réduire la perte (rendre les traces plus larges), n'est pas une méthode utile pour réduire la perte.

SKEW AUTORISÉ

Le désalignement est le décalage dans le temps entre deux signaux d'une paire différentielle lorsqu'ils arrivent au récepteur. La principale source de désalignement indésirable provient des différences de temps de parcours sur chaque trace en raison de la manière inégale dont les fibres dans le tissage de verre sont espacées. À mesure que la vitesse des liaisons de paires différentielles continue d'augmenter, l'effet d'un tissage incorrect peut entraîner l'échec d'une conception en raison d'un excès de désalignement. 

Voulez-vous en savoir plus sur la manière dont Altium peut vous aider avec votre prochaine conception de PCB ? Parlez à un expert chez Altium ou accédez à l'une de nos pages de solutions pratiques pour obtenir de l'aide concernant votre empilement de couches dans la conception de PCB.