고속 신호를 위한 지연 조정: 알아야 할 사항

PCB에서 길이가 일치하는 선로

오실로스코프에서 두 신호의 읽기 값을 살펴보면, 신호 트레이스 간의 길이/타이밍 불일치가 하류 게이트를 부적절하게 트리거할 수 있음을 알 수 있습니다. 마스터 클록 신호의 전송 시간과 다른 컴퓨터 인터페이스에서 보낸/받은 데이터의 왕복 시간을 살펴볼 때 상황은 더욱 악화됩니다. SDRAM은 슬레이브 장치에 클록을 배치하고 검색된 데이터와 함께 클록 신호를 보내는 방식으로 이 문제를 잘 해결했으며, 다른 인터페이스(USB 3.0, SATA 등)는 데이터에서 직접 클록 신호를 추출합니다.

나머지 우리에게는, 여러 병렬 인터커넥트, 차동 쌍의 트레이스, 그리고 클록 신호 간의 지연 조정을 통해 데이터가 올바른 시간에 올바른 장소에 도착하도록 보장합니다. 길이 조정 방식을 적용하는 것은 단순한 길이가 아니라 다양한 신호/인터페이스 표준에서의 신호 지연 시간을 다루는 것을 요구합니다. 지연 조정을 위한 설계와 신호를 동기화하는 방법에 대해 알아야 할 것이 여기 있습니다.

지연 조정 대 길이 조정

길이 조정과 지연 조정은 기본적으로 같은 개념을 나타냅니다. 목표는 일치된 그룹의 네트워크에서 신호 트레이스의 길이를 동일한 값으로 설정하는 것입니다. 모든 신호가 일정한 타이밍 불일치 내에서 도착하도록 하는 것이 이 아이디어의 목적입니다. 일치된 그룹 내에서 두 신호 트레이스가 불일치할 때, 보통 신호를 동기화하기 위해 짧은 신호 트레이스에 지연을 추가하기 위해 일부 미로처럼 만드는 방법을 추가합니다. 트롬본, 톱니, 아코디언 미로는 트레이스에 지연을 추가하는 전형적인 방법입니다.

클록 신호와 여러 신호 라인 사이, 차동 쌍 내부, 또는 클록 라인이 없는 여러 차동 쌍 사이에 지연 조정을 적용하든, 신호에 대한 구체적인 타이밍 허용 오차를 알아야 합니다. 차동 쌍 수신기와 SerDes 채널의 구성 요소에서, 각 신호 사이에서 허용되는 길이 불일치를 결정하는 제한 요소는 신호 상승 시간과 인터커넥트에서의 전파 지연입니다.

다른 데이터 전송 속도와 다른 신호 표준을 사용하는 다양한 인터페이스는 허용되는 길이 또는 타이밍 불일치 값이 다를 것입니다. 이러한 불일치 값은 일반적으로 FR4에서 작업한다고 가정하지만, 다른 유전 상수를 가진 기판에서의 더 전문화된 설계는 다른 길이 매칭 제약을 가질 것입니다. 보드에서 I/O 채널을 계획할 때, 보드에 대해 허용되는 길이 불일치 값들을 찾아보고 이 허용 불일치를 타이밍 불일치로 변환해야 합니다(아래의 방정식 참조).

타이밍 불일치 작업하기

길이 불일치 대신 타이밍 불일치를 다루는 것이 지연 조정에서의 핵심 아이디어입니다. 길이 불일치만을 고려하는 PCB 설계 소프트웨어를 사용하고 있다면, 특정 기판에 대한 올바른 길이 불일치를 계산해야 합니다. 길이 불일치는 타이밍 불일치에 신호 속도(단위: 인치/ps)를 곱한 값과 같습니다:

신호 속도 방정식 (단위: 인치/ps)

일반적으로, 더 큰 유전 상수를 가진 기판은 신호 속도를 낮추어 두 신호 간의 허용 길이 불일치를 증가시킵니다. 마찬가지로, 표준 구성 요소를 과도하게 구동하는 경우, 상승 시간이 짧아지고 (슬루율이 높아지며), 이는 타이밍에 대한 제약을 더욱 강화합니다. 첫 번째 근사치로, 신호의 상승 시간을 반으로 줄이면 허용되는 타이밍 제약도 반으로 줄여야 합니다.

허용되는 불일치는 일반적으로 상승 시간이 아닌 클록 주기에 대한 허용 오차 측면에서 정의됩니다. 주어진 클록 주기에 대해, 허용되는 길이 불일치는 신호 속도에 반비례합니다. 길이 불일치가 특정 유전 상수(예: FR4)를 가정하여 인용되므로, 특정 기판 재료에 대한 신호 속도를 사용하여 길이 불일치를 변환해야 합니다.

차동 쌍에서의 위상 불일치

"위상 불일치"라는 용어는 때때로 길이 조정 및 지연 조정과 같은 맥락에서 언급되지만, 차동 쌍을 다룰 때 중요한 결과를 초래합니다. 차동 쌍 라우팅의 경우, 예를 들어 다른 쌍이 이상하게 배치된 비아를 통해 라우팅해야 하는 경우, 쌍의 각 끝이 분리되어 짧은 구간에서 비결합될 수 있습니다. 이는 전체 쌍의 길이가 일치하지 않는 것 외에도 발생할 수 있으며, 일치된 그룹 내의 여러 쌍이 길이 맞춤이 필요할 수도 있습니다.

위상 맞춤은 불일치하는 끝에 소량의 구리를 추가하여 비결합 영역의 트레이스 길이가 길이 맞춤되도록 요구합니다. 이는 차동 쌍이 공통 모드 노이즈를 적절히 억제할 수 있도록 하기 위해 상당히 중요합니다. 비결합 부분에서 유도된 모든 공통 모드 노이즈는 수신기에 도달할 때까지 두 쌍 모두에서 일치하도록 동일한 거리를 전파해야 합니다.

올바른 길이 허용 오차를 설계 규칙으로 정의할 때 트레이스 길이를 수동으로 측정할 필요가 없습니다.

쌍 내부 대 쌍 간

보통 지연 조정이나 길이 매칭을 언급할 때, 우리는 직렬 연결을 만들기 위해 사용되는 한 쌍 내의 두 트레이스를 말합니다. 그러나 두 개의 차동 쌍 사이에 지연 조정/길이 매칭을 적용해야 할 필요가 있을 수 있습니다. 예를 들어 DDR에서는 차동 스트로브(DQS)와 차동 클록 라인이 길이 매칭을 적용해야 합니다. 예를 들어, DDR3의 경우, 이러한 차동 쌍 사이의 허용되는 스큐는 인텔의 지침에 따라 5 ps입니다.

비결합 영역에서 위상이 일치하면 차동 쌍의 나머지 부분이 허용되는 스큐 한계 내에서 에지 전환을 맞출 수 있도록 적절히 길이 매칭되었는지 확인해야 합니다. 그러나 처음에 제대로 라우팅되었다면 쌍 전체의 길이는 일관되어야 합니다. 차동 쌍에 길이 매칭 섹션을 추가할 때, 쌍 간 스큐 보상이 필요한 부분으로서, 길이 매칭 섹션은 차동 쌍 전체에 걸쳐 대칭적으로 배치되어야 합니다. 쌍 간 스큐 제약 조건은 일반적으로 충분한 공통 모드 노이즈 억제 및 신호 추출을 제공하기 위해 쌍 내 스큐 값보다 느슨하다는 점에 유의하세요.

지연 조정에 대한 더 많은 정보: 핀-패키지 효과

신호가 특정 부품의 핀/패드에 도달하면, 노출된 도체를 통해, 본드 와이어를 따라 패키지 내부로, 그리고 패키지 다이로 이동해야 합니다. 노출된 도체, 패드/핀 및 내부 회로로의 입력은 일부 기생 인덕턴스와 용량을 가지며, 신호는 본드 와이어를 통과할 때 신호 트레이스를 따라 이동할 때와 다른 속도로 이동합니다. 본드 와이어는 또한 약간 다른 기하학적 형태를 가지고 있어, 다른 핀의 신호에 다른 수준의 지연을 추가합니다.

모든 장치 제조업체는 특정 부품에 대한 핀-패키지 지연을 알려줄 수 있어야 합니다. 이는 피코초 단위의 지연이나, 보통 mm나 마이크론으로 표시되는 길이로 지정됩니다. 특정 부품에 대한 IBIS 6 문서에서 이 지연 값은 검색할 수 있어야 합니다. 이 길이는 차동 쌍의 신호나 여러 동기화된 차동/단일 종단 신호와 함께 지연/길이 조정을 수행할 때 포함되어야 합니다.

Altium Designer^®의 강력한 인터랙티브 라우팅 및 포스트 레이아웃 분석 도구를 사용하면, 통합 규칙 기반 설계 엔진 위에 구축된 완벽한 패키지를 갖추게 되어, 고속 신호의 지연 조정 및 중요한 신호 무결성 시뮬레이션을 구현할 수 있습니다. 또한, 회로도를 구축하고, 구성 요소를 관리하며, 제조업체에 제출할 자료를 준비하기 위한 완벽한 도구 세트도 갖추게 됩니다.

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