DDR5 vs DDR6: Esto es lo que se puede esperar en los módulos de RAM

Si revisa la mayoría de los manuales sobre electrónica digital, todavía hablan de los fanouts y del retardo de propagación en los circuitos integrados. La mayoría de estos manuales siguen abordando la electrónica digital en términos de tiempos de subida/bajada de 10 ns. Los sistemas digitales modernos arrojan dichos manuales por la ventana y las memorias DDR de alta velocidad son un ejemplo perfecto del cambio de paradigma que se produce cuando te adentras en el diseño de circuitos integrados (CI) y placas de circuito impreso (PCB). Con la DDR5 aún en fase de finalización y la DDR6 en fase de discusión, los diseñadores que ya se sienten cómodos con la DDR4 tendrán que plantearse cómo ajustar sus prácticas de diseño para adaptarse a la constante duplicación de las velocidades de datos en estas tecnologías de memoria de alta velocidad.

La integridad de la señal a nivel de interconexión, en términos de pérdidas de canales y adaptación de impedancias, era la principal preocupación hasta la DDR3. A partir de la DDR4, problemas como la dispersión, el jitter y la rugosidad del cobre empiezan a devorar el ancho de banda y los bits. La DDR5 vuelve de nuevo a cambiar las tornas con la ecualización de las redes de un solo extremo para compensar las pérdidas dominantes por dispersión y reflexión. Así pues, ¿qué pueden esperar los diseñadores de la DDR6? Hagamos una comparación de estas dos tecnologías, ya que esto ayudará al apasionado diseñador de periféricos informáticos a prepararse para utilizar ambas.

De la DDR1 a la DDR5 y más allá

Podría decirse que la introducción de la DDR fue el momento en que el sector de la electrónica se adentró en la alta velocidad digital. Sin duda, los componentes lógicos ECL han desempeñado un papel importante, pero las memorias DDR han sido un claro ejemplo del aumento constante de las velocidades de datos a lo largo del tiempo. Todavía se está ultimando el estándar JEDEC para la DDR5 (desde septiembre de 2019), pero el sector ya está mirando hacia la DDR6. Esto me hace pensar en el papel fundamental que desempeña la investigación aplicada en las telecomunicaciones, donde los ingenieros ya están desarrollando para la 6G antes incluso de que haya concluido el despliegue de la 5G.

Hasta la DDR3, los diseñadores tenían que preocuparse de que sus diseños tuvieran en cuenta los tiempos de preparación y retención y la impedancia controlada de los buses. La compensación de la dispersión no supuso un obstáculo tan importante hasta el momento de alcanzar las altas velocidades de datos de la DDR3 cuando el jitter empezó a ser el principal problema en la interpretación de la señal. El jitter relativamente pequeño que se vería en las señales de bajo nivel sería lo suficientemente grande como para cerrar un diagrama de ojo para las señales DDR3. Por lo tanto, las normas JEDEC se actualizaron para proporcionar tolerancias de diseño en los diagramas de ojo para la DDR4.

La DDR5 es más rápida, no más ancha

La DDR5 toma la velocidad de datos de la DDR4 de gama alta y la duplica de nuevo haciendo que los buses sean más rápidos, en lugar de más anchos. Sigue teniendo que hacer frente a los retos de enrutamiento de la DDR4 en cuanto a la colocación de redes paralelas de un solo extremo, pero estos canales son mucho más cortos. Los buses también funcionarán lo suficientemente rápido como para que los errores de bit estén dominados por las pérdidas de reflexión en el receptor, en cualquier transición de capa, y debido a la dispersión. Los canales más cortos reducen eficazmente la pérdida de inserción total, pero la dispersión de la pérdida de retorno debe compensarse con un diseño de impedancia de interconexión extremadamente preciso hasta anchos de banda elevados.

En el caso de la DDR5, la transferencia de datos se produce en ráfagas cortas en redes de un solo extremo con comunicación bidireccional. Un reloj de máxima velocidad permite conmutar entre la lectura y la escritura en cada extremo de una interconexión. Todo debe conmutar con extrema rapidez, lo que requiere un diseño impecable de la PDN para suprimir el jitter tanto como sea posible. La impedancia de la PDN en una placa de circuito típica solo puede llegar a ser tan baja, y el bajo nivel de señal de la DDR5 (1,1 V como máximo) impone límites muy estrictos de ondulación/fluctuación a las señales digitales. Estos problemas con los canales dominados por la reflexión y los requisitos de baja ondulación superpuestos a las señales de bajo nivel han obligado a utilizar la ecualización en los controladores de las interfaces DDR5 para compensar la distorsión de la señal y la interferencia entre símbolos (ISI). Tenga en cuenta que esta ecualización ya se utiliza en los estándares seriales diferenciales de alta velocidad (por ejemplo, el LVDS en los canales SerDes).

Existen numerosos retos de diseño que hay que tener en cuenta en la DDR5, pero los mencionados anteriormente son sin duda los más importantes. Usted puede encontrar más información sobre los retos de diseño de placas de circuitos impresos de la DDR5 en un artículo anterior.

¿Y qué pasa con la DDR6?

Al igual que las generaciones anteriores, la DDR6 pretende suministrar hasta el doble de la velocidad máxima de datos de la DDR5. Si se dedicas a innovar módulos para DDR6, todavía hay muchas preguntas sin respuesta. En general, hay consenso en que los buses no se ampliarán y que la velocidad de la DDR5 ya es lo suficientemente rápida como para alcanzar el llamado «muro de la memoria». Esto deja a la modulación (como PAM o QAM) como la última opción disponible para aumentar la velocidad de datos más allá de los canales totalmente analógicos (por ejemplo, la Ethernet de 100G).

Puesto que pasar a un canal analógico de alta velocidad desbarata todo lo que sabemos sobre la DDR, lo más probable es que veamos PAM o QAM acoplados a algunos esquemas de ecualización propios integrados en los controladores. Si bien los principales retos recaen en los diseñadores de circuitos integrados, los diseñadores de placas siguen teniendo mucho con lo que lidiar si consideramos las señales de gran ancho de banda utilizadas en los canales DDR6.

Desafíos del diseño de PCB en DDR5 frente a DDR6

Los retos de la DDR6 se producen en gran medida a nivel de chip, pero los mismos retos a nivel de placa presentes en la DDR5 también se dan en la DDR6. El desafío de la integridad de la energía en la DDR5 que mencioné anteriormente no va a desaparecer en la DDR6. El reto de la integridad de la potencia con la DDR6 es extender la impedancia plana de la PDN a anchos de banda de señal más altos una vez que se impone la modulación a las señales de la DDR6. La ampliación de la impedancia plana de la PDN a frecuencias más altas consiste en mantener el jitter en el lado de la transmisión bajo, lo que mantiene la ISI en el lado de la recepción lo suficientemente baja como para que las señales puedan quedar resueltas con la ecualización. Los circuitos integrados de gestión de la potencia de los módulos DDR5 probablemente también estarán presentes en los módulos DDR6 para ayudar a regular la potencia a lo largo del mismo.

Los diseñadores de sistemas embebidos probablemente se encuentren por detrás de los usuarios de DDR5/6. Lo tendrán más fácil que los sistemas que utilizan módulos (ordenadores y servidores), ya que de ese modo se eliminan las pérdidas en los conectores y se trasladan al nivel de bolas/pastillas. Sin embargo, el menor espacio es un arma de doble filo para el diseñador de sistemas embebidos. Estos sistemas son más pequeños, por lo que dan por hecho que montarán los circuitos integrados de memoria en la placa cerca del controlador del sistema. Sin embargo, ahora encuentran más dificultades con la EMI radiada entre las secciones de la placa debido a su espacio más reducido.

Algo tan sencillo como el apantallamiento entre diferentes bloques funcionales es útil, tanto para los embebidos como para los de ordenadores/servidores. En este caso, nos referimos a dos posibles tipos de apantallamiento:

• Estructuras de aislamiento de gran ancho de banda. Estas estructuras pueden ajustarse para proporcionar un alto aislamiento hasta altas frecuencias. Ocupan espacio en la capa superficial, pero dichas estructuras son más pequeñas que cuando se sintonizan con frecuencias más altas. Se trata de una opción para los sistemas embebidos en la que los CI de la RAM se colocan en la misma placa que el controlador.
• Enrutamiento creativo en diferentes capas. Puede aprovechar los planos internos para evitar la interferencia entre los distintos buses DDR de la placa base. Una vez que atraviese el conector hasta el módulo, es probable que estos se encuentren lo suficientemente alejados de otros circuitos como para que la interferencia deje de ser un problema.

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