Directrices de diseño de PCB con LVDS para garantizar la integridad de la señal

Cuando empiezas a diseñar PCBs de alta velocidad por primera vez, te ves obligado a descifrar y a familiarizarte con una auténtica sopa de letras y siglas. MIPI, USB, interfaz PCIe, diseño de PCB con SATA... Hay una larga lista de siglas para denominar las interfaces digitales de alta velocidad. La señalización diferencial de bajo voltaje (LVDS) es una interfaz antigua que se estandarizó para la transferencia diferencial de datos a altas velocidades, pero que permanece en uso hoy en día para numerosas aplicaciones de imagen y vídeo. En concreto, se utiliza en muchos televisores LCD, periféricos informáticos, sistemas de infoentretenimiento y ordenadores portátiles o tabletas. 

Si no estás familiarizado con estas características técnicas o si necesitas darles un repaso, analizaremos algunas de las directrices básicas de la LVDS para garantizar la integridad de la señal en tu PCB de alta velocidad.

La base: entender las características técnicas de las LVDS

La señalización diferencial de bajo voltaje (LVDS) está codificada en el estándar TIA/EIA-644 y es un protocolo de señalización en serie. Probablemente, los usos eléctricos más comunes de las LVDS son como una capa física para enlaces SerDes, canales de largo alcance en los planos posteriores o conexiones de placa a placa. Es importante tener en cuenta que el TIA/EIA-644 no define la LVDS como una interfaz, sino que es una capa física dentro del modelo OSI. En otras palabras, esto solo define una característica física y eléctrica que se ajusta a un estándar de interfaz. Por ejemplo, la LVDS se utiliza como capa física para enrutamiento entre interfaces PCIe.

Implementación de la interfaz LVDS

La siguiente imagen muestra un diagrama esquemático de un enlace LVDS; supongamos que por el momento las pérdidas del canal son 0 dB. El siguiente diagrama (o una versión de este) está disponible en muchos sitios web, incluida la Wikipedia. Me gustaría señalar que este diagrama solo es correcto para los pares diferenciales acoplados a CC. Involuntariamente, el diagrama sugiere que la resistencia de terminación existe fuera del componente receptor. En realidad, esto no es así, pues la resistencia de terminación (si es lo que se utiliza específicamente) o el circuito general del receptor bien podrían estar dentro de la matriz del componente del receptor.

En el lado izquierdo de la imagen tenemos la línea accionada por un circuito de búfer diferencial, que transfiere una corriente de 3,5 mA a un par diferencial de 100 ohmios. En el lado derecho, el receptor lee el voltaje diferencial, que se mide con respecto a un desfase de CC en modo común. La comunicación bidireccional también se puede implementar en modo semidúplex o dúplex completo, en el caso en que los componentes del transceptor lo puedan aceptar (consulta el SN65LVDS180D para ver un ejemplo), o en canales de receptor/transmisor paralelos en modo simplex dual.

Terminaciones y acoplamiento de la LVDS

El ejemplo anterior contempla una situación ideal y solo tiene en cuenta el acoplamiento de CC, en el que hay una conexión directa a la línea de transmisión o la conexión se realiza a través de resistencias en el conductor. No tiene en cuenta el filtrado del ruido en modo común a altas frecuencias, la necesidad de establecer un desfase de polarización en la terminación diferencial o el hecho de que el desfase de CC del receptor pueda ser diferente del desfase de CC del conductor. Tampoco tiene en cuenta el desajuste de longitud y prácticamente no contempla la amplia ventana de tiempo, pues no hay una fuente de tensión para establecer el desfase de polarización del receptor. Por lo tanto, el circuito anterior solo funciona cuando no hay un desajuste temporal.

El método alternativo para conducir los niveles de señal LVDS en una interfaz diferencial es utilizar el acoplamiento de CA, similar a lo que se puede ver en las PCIe con condensadores de acoplamiento, seguido de la aplicación de doble terminación en la impedancia de salida simple requerida. Las ventajas del acoplamiento de CA incluyen el aislamiento de las sobrecargas de potencia (como en el sector automotriz), la capacidad de establecer diferentes desfases de modo común en los extremos del controlador y del receptor, y la capacidad de traducir entre diferentes familias de componentes eligiendo el desfase adecuado.

El siguiente circuito muestra un ejemplo en el que se implementa el acoplamiento de CA en cada pista del par diferencial de la señal diferencial de bajo voltaje (LVDS). Este circuito en particular, con el condensador conectado entre dos resistencias de terminación, recurre a la terminación directa de la impedancia de salida simple (modo impar) de cada pista, en lugar de al valor diferencial.

En el circuito anterior, seleccionamos el diseño basándonos en los siguientes puntos:

• Los condensadores de acoplamiento deben ser lo suficientemente grandes como para eliminar el desfase de CC del controlador.
• El VBB se establece internamente en el receptor de la señal diferencial de bajo voltaje LVDS y será igual al desfase de CC en la señal diferencial recibida.
• El límite de derivación en el lado del receptor debe ser lo suficientemente grande como para derivar la máxima cantidad de ruido en modo común a tierra. Lo normal es un límite del orden de 1 uF.
• Dependiendo de la hoja de datos que estés mirando, puede que veas que el lado del receptor del enlace haya subido o bajado para establecer los niveles lógicos requeridos por encima o por debajo del desfase del VBB.

El hecho de que el canal se implemente con el circuito de CA mencionado anteriormente o con alguna otra variante, dependerá de si el receptor está autopolarizado, de si incluye la terminación integrada en la pastilla y de si la fuente también está terminada con su propia resistencia de fuente paralela. Los componentes altamente integrados ubicarán todo esto en la pastilla y te permitirán enrutar todo sin ninguna colocación adicional, siempre y cuando los niveles lógicos coincidan entre el controlador y el receptor. Antes de finalizar el circuito, revisa atentamente las hojas de datos de tu par de controlador y receptor.

Especificación de la capa física

Dado que la LVDS es una especificación de la capa física y no de la interfaz de los componentes, solo conlleva requisitos concretos en las siguientes áreas:

• Oscilación de la señal: La oscilación a través de la resistencia de terminación de 100 ohmios es de 350 mV, aunque hay que tener en cuenta que se puede utilizar una impedancia diferente en un enlace LVDS.
• Reloj y codificación integrados: La LVDS no requiere un esquema de codificación específico, pero el estándar lo permite. La codificación 8b/10b se utiliza con frecuencia.
• Desfase de CC: El desfase de CC común en los componentes LVDS Rx/Tx es de 1,2 V. 
• Topología: Se permiten enlaces únicos, enlaces bidireccionales y topología multipunto. En particular, la topología multipunto es común en los buses de planos posteriores y en las conexiones de placa a placa en cascada.
• Velocidad de datos: Teóricamente la LVDS puede admitir cualquier velocidad de datos siempre que las señales se puedan recuperar en el receptor. La LVDS se usa normalmente a velocidades de datos en serie desde 400 Mbps hasta más de 3 Gbps.
• Medios: Al igual que el Ethernet, la LVDS es independiente de los medios; se puede usar en las pistas de una PCB o en cables con una impedancia específica.

En la lista anterior, vemos que la señal diferencial de bajo voltaje (LVDS) es simplemente un canal diferencial de alta velocidad típico con velocidad de datos, topología, oscilación de señal y tiempo de subida flexibles. Dado que esta especificación de capa física se utiliza en un rango de velocidades de datos, no hay un tiempo de subida de señal determinado y suele ser inferior a 1 ns. Teniendo en cuenta estos puntos, tenemos todo lo necesario para empezar a diseñar una placa que funcione con LVDS.

Directrices de diseño de PCB con LVDS

Para diseñar correctamente una PCB con LVDS es necesario seguir algunas de las mismas directrices que seguirías para otras señales de alta velocidad. Diría que la única diferencia está en cómo se visualizan las pérdidas en la placa o en un cable que lleva señales LVDS. Las distancias de transmisión típicas oscilan entre varios centímetros (de chip a chip) y varios metros para un enlace de LVDS SerDes que acciona un cable entre las placas. En la PCB, los canales LVDS deben estar diseñados con impedancia controlada, pero sin interferir con otros circuitos.

Rejillas y colocación de componentes

Los enlaces LVDS son señales de alta velocidad diseñadas para tener una EMI (interferencia electromagnética) baja, pero aun así pueden provocar diafonía en otras interconexiones. Los enlaces paralelos de LVDS también pueden provocar diafonía diferencial entre sí al conmutar a altas velocidades, por lo tanto, tienes que tener en cuenta el espaciado entre los pares diferenciales cuando planifiques tu estrategia de enrutamiento. Al igual que con otros diseños de señal mixta o de alta velocidad, es una buena idea dedicar una región específica de la placa a los canales LVDS para que no se acerquen demasiado a otros circuitos.

Diseño del apilado (stackup) de las PCB

Al planificar una disposición de enlaces LVDS, tienes que tener cuenta el diseño del apilado de las PCB. Dado que la LVDS necesita control de impedancia, querrás tener al menos una placa de cuatro capas con un dieléctrico delgado en los extremos. Las dos capas superficiales se destinarán al enrutamiento de las pistas de señal y/o a la colocación de los componentes, y las capas interiores deberán ser capas de alimentación y de tierra. Puedes enrutar señales LVDS en los lados opuestos de la placa. Las capas planas internas proporcionarán control de impedancia, pero lo mejor es mantener la parte de la LVDS sobre el plano GND y no sobre el plano de potencia.

Si utilizas una especificación de bus paralelo amplia, necesitarás mucho espacio para el enrutamiento y deberías plantearte dejar suficientes capas para las líneas de banda o striplines controladas por impedancia. Si solo estás enrutando un par de enlaces LVDS (como canales paralelos RX/TX), probablemente no tendrás problemas usando microstrips en una placa de cuatro capas. No olvides aplicar el control de impedancia estableciendo el ancho de trazado adecuado en las herramientas de enrutamiento.

Además, algunos de los componentes que funcionan con señales diferenciales de bajo voltaje LVDS (por ejemplo, algunas interfaces de pantalla) requerirán diferentes planos de potencia que se lleven a diferentes voltajes. Algunos componentes también requerirán que coloques islas de tierra en las capas superficiales para alojar conectores o almohadillas centrales en los componentes. Ten en cuenta estos puntos al planificar el apilado (stackup) y la división del espacio de la placa antes del enrutamiento.

Opta por la ruta más corta si es posible

En la PCB, el enrutamiento de LVDS utiliza bajas oscilaciones de señalización que pueden tener que distinguirse por encima de un desfase de CC, por lo que deben evitarse las pérdidas. Los enlaces largos tendrán una mayor atenuación debido a las pérdidas dieléctricas y las pérdidas por la rugosidad del cobre o por el efecto piel, que se manifiestan en la pérdida de inserción. Mantener los enlaces más cortos garantizan el sufrir menos pérdidas en comparación con los más largos, donde predomina la pérdida de inserción. Esto nos lleva a la siguiente consideración, la cual no encontrarás a menudo en las directrices de enrutamiento de LVDS: cómo alojar anchos de banda de señal más altos.

Ten en cuenta el ancho de banda y las pérdidas de señal

En los enlaces más cortos, tendrás el problema de que las pérdidas de retorno dominan los canales y esto creará un efecto de limitación del ancho de banda que normalmente se muestra en uno de los espectros del parámetro S. Aunque sea complicado, intenta diseñar el canal para que tenga una impedancia plana y no haya caídas en la pérdida de inserción hasta la frecuencia más alta de la interfaz, ya que esto hará que la primera resonancia con pérdidas sea lo más alta posible.  

• Enlaces cortos: Si los enlaces son lo suficientemente cortos como para que dominen las pérdidas de retorno, la impedancia plana será la prioridad, ya que esto ayuda a aumentar las resonancias de pérdida de retorno lo máximo posible.
• Enlaces largos: Si un enlace LVDS es lo suficientemente largo como para que haya atenuación, intenta evitar que surjan grandes caídas en la pérdida de inserción. Esta es una de las razones por las que limitamos el número de vías en enlaces diferenciales de alta velocidad.

Este último caso es el más común e ilustra la intención original de las interfaces diferenciales como la LVDS. Para los canales LVDS de alta velocidad de datos, es posible que necesites varios GHz de ancho de banda en el canal, lo cual puede resultar bastante difícil debido a la dispersión en el sustrato de la PCB y a la dispersión por la rugosidad del cobre. Consulta este artículo reciente sobre la pérdida de retorno para ver un ejemplo de cómo el ancho de banda del canal puede verse limitado, especialmente en canales cortos.

Ajuste de las longitudes

Los pares LVDS también deben coincidir en longitud de forma precisa para evitar un sesgo excesivo de tiempo entre las señales de un par. Si compruebas las recomendaciones en las interfaces LVDS en las hojas de datos de los componentes, encontrarás diferentes valores de sesgo permitidos. Los requisitos de las hojas de datos pueden parecer estrictos, pero la regla de diseño relativa al ajuste de la longitud depende realmente de que se garantice que las oscilaciones de la señal en cada pista de un par LVDS se produzcan en el receptor en el mismo instante. Siempre que las dos oscilaciones de la señal se crucen, la señal se puede recuperar en el receptor.

Eliminar el sesgo es fundamental para garantizar que los componentes LVDS puedan rechazar el ruido de la EMI ambiental, pero presta atención al requisito de emparejamiento del retardo para tu componente y placa concretos. Como los componentes LVDS leen la diferencia de voltaje entre cada extremo del par, cualquier ruido de modo común inducido en un par diferencial debería suprimirse durante las oscilaciones de la señal en cada pista, siempre que no haya una conversión de modo excesiva.

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