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DDR5 vs. DDR6: RAMモジュールで何を期待するか

DDR5がまだ最終化されている最中に、DDR6についての議論が始まっていました。これは、すでにDDR4に慣れ親しんでいた設計者たちが、この古典的なRAM技術の新バージョンに取り組んでいるときのことです。時は流れ、今日ではDDR5 RAMスティックが市場に出始め、一方で半導体業界の大手企業はDDR6の開発に取り組んでいます。超高速ドメインで働く設計者は、メモリからさらに多くのデータを引き出すために、クロックとデータ速度を新たなレベルに引き上げることになるでしょう。

以前のDDR世代からDDR5やDDR6への移行は、新しいパッケージング、新しいクロック、ビットストリームに追加されたエラー訂正コード、そしてもちろんより高いデータ転送速度をもたらします。では、設計者はDDR6 RAMから何を期待できるのでしょうか？これら二つの技術の比較を見てみましょう。比較は、熱心なコンピュータ周辺機器の設計者が両方を使用する準備をするのに役立ちます。

DDR1からDDR5、そしてそれを超えて

DDRは、シングルエンド信号と差動信号の混合を特徴とする、主にパラレルバスである数少ない技術の一つです。オリジナルのDDRスペックからDDR5、DDR6に至るまで、これらのシステムのルーティングトポロジーと能力は時間とともに大きく進化してきました。以下の表は、現在のDDR5スペックと予想されるDDR6スペックのいくつかの重要なスペックを比較しています。
 

上記の表は、基本標準の連続した倍増がDDR5やDDR6にも使用されていることを示しています。JEDEC標準では、DDR技術が2024年までに8 GHzまでスケールアップすることを期待しています。商用利用可能なRAMモジュール（および関連するGDDRモジュール）の速度を下のグラフで見てみましょう（グラフィックはKeysight提供）。

DDR3およびDDR4までは、設計者は制御インピーダンスの設計、長さのマッチングの維持、バス内のクロストークの防止について心配する必要がありました。DDR4以降になると、分散、ジッター、銅の粗さなどの問題が、帯域幅がGHzレベルに押し上げられるにつれて、信号の整合性により大きく寄与し始めます。DDR5はこれをさらに推し進めますが、トポロジーを多少変更し、エラー訂正と受信側での信号回復のための新しい機能を追加します。

DDR5およびDDR6のトポロジー

DDR5とDDR6は、バスを高速化することで、最上位のDDR4データレートをさらに倍増させます（そしてDDR6ではさらに倍増）。依然としてDDR4のルーティングの課題、つまり並列のシングルエンドネットのレイアウトに取り組んでいますが、これらのチャネルははるかに短くなります。バスは十分に高速で動作するため、典型的なチャネルは通常、電気的に長くなり、ビットエラーはインターコネクトに沿った挿入損失によって支配されるでしょう。

DDR5およびDDR6の標準のいくつかの点はDDR4から変わっていません：

• エラー訂正コードは維持されています
• バス幅の合計は64ビットです
• フライバイトポロジーはルーティングで引き続き使用されます

DDR5とDDR6の主な変更点は、単一の64ビットチャネルのバスを二つの32ビットチャネルに分割することです。これら二つのチャネルはそれぞれ独自のエラー訂正コード（8ビット）が各チャネルに別々に適用されます。これにより、エラー訂正コードがバスに含まれる場合、実質的なバス幅が広がります。

Rambusが提供するDDR5 RAMモジュールの例を以下に示します。この例では、各DRAMモジュールへのクロック分配を提供する登録クロックドライバー（RCD）チップの両側でチャネルを分割しています。このようにチャネルを分割することは、差動クロックを2つのチャネルに分割することも必要とします。これを行う理由は、各チャネルの信号整合性を助けるためとされています。DDR6も同じアプローチを採用していますが、2チャネルではなく、16ビットの4チャネルになります。

最終的に、RAMモジュールはメインボードからの電力調整に頼るのではなく、モジュール上に直接適用される自身の電力調整を持ちます。モジュール上にレギュレータを持ち込むことは、レギュレータ回路内の整流を通じてメイン電源レールからの隔離を提供します。これは、他のコンポーネントがメイン電源レールから引き出しており、適用されたデカップリングにもかかわらず、そのリップルがモジュールに伝わる可能性があるため有益です。レギュレータは自然な隔離を提供し、デカップリング戦略（デキャップとスタックアップ設計）をモジュールに移動させることができます。

DDR5とDDR6のイコライゼーション

挿入損失の問題に対処するために、私が上で述べたように、DDR5とDDR6は両方とも受信側での信号回復を支援するために決定フィードバック等化（DFE）を採用しています。この技術はビットストリームの目を開けるのに役立ち、信号レベルが受信されたときに明確に解釈できるようにします。これは、帯域幅が非常に高い周波数に伸び始めるときに挿入損失が支配的なチャネルでの信号回復に対処する標準的なアプローチです。

DDR5とDDR6の信号帯域幅により、等化の必要性が生じます。両方の規格は、エッジ遷移の帯域幅を非常に高く押し上げるチップを要求し、その結果、粗さや分散のような効果が過度になります。信号レベルもDDR5とDDR6では以前の世代に比べて低くなっています。その結果、高周波での過度な減衰とビットストリームの目の閉じ込めが発生します。DFEは、ビットストリーム内の信号レベルを区別できるように目を開けるのに役立つ等化技術の一つです。また、他の高速プロトコルの最新の標準改訂にも使用されています。

DDR5対DDR6 RAMのPCB設計の課題

DDR6 RAMでの課題は主にチップレベルで発生しますが、DDR5での同じボードレベルの課題もDDR6 RAMに適用されます。上記で触れたDDR5の電力整合性の課題は、DDR6 RAMでも解消されることはありません。DDR6の電力整合性の課題は、DDR6信号に変調が加えられると、より高い信号帯域に対して平坦なPDNインピーダンスを拡張することです。より高い周波数に対して平坦なPDNインピーダンスを拡張することは、Tx側のジッターを低く保つことについてであり、これによりRx側のISIを十分に低く保ち、等化によって信号を解決できるようにします。DDR5モジュール用のオンボード電源管理ICは、モジュール全体の電力を調整するためにDDR6 RAMモジュールにも登場します。

DDR5とDDR6には他にも多くの設計課題がありますが、上記のものがおそらく最も大きなものです。以前の記事でDDR5 PCB設計の課題についてさらに読むことができます。DDR6はまだ市販されていませんが、すでにDDR7の性能に関する予測があります。そのメモリアーキテクチャの主な用途の一つは、8Kゲーミング、VR/AR、および超高品質ビデオに依存するその他の没入型体験かもしれません。

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