DDR5 대 DDR6: RAM 모듈에서 기대할 수 있는 것들

DDR5가 아직 확정되지 않은 상태에서 DDR6에 대한 논의가 시작되었으며, 이미 DDR4에 익숙해진 설계자들은 이 클래식 RAM 기술의 새로운 버전에 대처해야 했습니다. 시간이 흘러 DDR5 RAM 스틱이 시장에 출시되었고, 한편으로는 반도체 업계의 큰 이름들이 DDR6 작업에 착수했습니다. 초고속 분야에서 일하는 설계자들은 메모리에서 더 많은 데이터를 추출하기 위해 클록과 데이터 속도를 새로운 수준으로 끌어올릴 것입니다.

이전 DDR 세대에서 DDR5와 DDR6으로의 이동은 새로운 패키징, 새로운 클록 및 비트스트림에 추가된 오류 수정 코드, 그리고 물론 더 높은 데이터 전송 속도를 가져옵니다. 그렇다면 설계자들이 DDR6 RAM에서 또 어떤 것을 기대할 수 있을까요? 이 두 기술의 비교를 통해 컴퓨터 주변기기 설계자가 두 기술을 모두 사용할 준비를 할 수 있도록 도와줄 것입니다.

DDR1부터 DDR5 그리고 그 너머까지

DDR은 단일 종단 및 차동 신호의 혼합을 특징으로 하는 몇 안 되는 주로 병렬 버스 기술 중 하나입니다. 원래 DDR 사양부터 DDR5 및 DDR6에 이르기까지, 이러한 시스템의 라우팅 토폴로지 및 기능은 시간이 지남에 따라 크게 발전했습니다. 아래 표는 현재 DDR5 사양과 예상되는 DDR6 사양에서 DDR 기술의 일부 중요한 사양을 비교합니다.
 

위 표는 기본 표준의 지속적인 배가가 DDR5와 DDR6에서도 사용됨을 보여줍니다. JEDEC 표준은 DDR 기술이 2024년까지 8 GHz까지 확장될 것으로 예상합니다. 상업적으로 사용 가능한 RAM 모듈(및 관련 GDDR 모듈)의 속도를 아래 그래프에서 확인해 보세요(그래픽 제공: Keysight).

DDR3 및 DDR4까지는 설계자들이 제어된 임피던스 설계, 길이 매칭 유지, 버스 내에서의 크로스토크 방지에 대해 걱정해야 했습니다. DDR4 이상으로 넘어가면, 디스퍼전, 지터, 구리 거칠기와 같은 문제들이 GHz 수준으로 대역폭이 늘어남에 따라 신호 무결성에 더 많은 영향을 미치기 시작합니다. DDR5는 이를 더욱 밀어붙이며, 토폴로지를 다소 변경하고 수신기에서의 오류 수정 및 신호 복구를 위한 새로운 기능을 추가합니다.

DDR5 및 DDR6 토폴로지

DDR5와 DDR6은 버스를 더 넓게 만들기보다는 버스를 더 빠르게 만들어 최상위 DDR4 데이터 속도를 두 배로 늘리고 (DDR6에서는 또 다시 두 배로 늘림) 있습니다. 여전히 DDR4 라우팅 도전과제, 즉 병렬 단일 종단 네트워크를 배치하는 문제에 직면하고 있지만, 이 채널들은 훨씬 짧습니다. 버스는 또한 충분히 빠르게 작동하여 일반적인 채널이 대부분 전기적으로 길게 될 것이므로 비트 오류는 연결선을 따라 발생하는 삽입 손실에 의해 지배될 것입니다.

DDR5 및 DDR6 표준의 일부 점은 DDR4에서 변경되지 않았습니다:

• 오류 수정 코드가 유지됩니다
• 총 버스 폭은 64비트입니다
• 플라이바이 토폴로지는 여전히 라우팅에 사용됩니다

DDR5와 DDR6의 주요 변경 사항은 단일 64비트 채널에서 두 개의 32비트 채널로 버스를 분할하는 것입니다. 이 두 채널은 각각 자체 오류 수정 코드(8비트)를 각 채널에 별도로 적용합니다. 이는 오류 수정 코드가 버스에 포함될 때 버스의 등가 폭을 더 넓게 만듭니다.

Rambus가 제공하는 DDR5 RAM 모듈의 예는 아래와 같습니다. 이 예제에서는 등록된 클록 드라이버(RCD) 칩 양쪽에 채널을 분리합니다. 이 칩은 각 DRAM 모듈에 클록 분배를 제공합니다. 이러한 방식으로 채널을 분리하면 차동 클록을 두 채널로 분리해야 합니다. 이렇게 하는 이유는 각 채널의 신호 무결성을 돕기 위해서입니다. DDR6도 같은 접근 방식을 따르지만, 2개의 채널 대신 4개의 채널에서 각각 16비트를 사용합니다.

마지막으로, RAM 모듈은 메인 보드에서의 전력 조절에 의존하는 대신 모듈에 직접 적용된 자체 전력 조절을 가질 것입니다. 모듈에 조절기를 도입하는 것은 조절 회로의 정류를 통해 메인 전력 레일로부터의 격리를 제공합니다. 이는 다른 구성 요소들이 메인 전력 레일에서 전력을 끌어오고, 그들의 리플이 적용된 디커플링에도 불구하고 모듈로 전달될 수 있기 때문에 유익합니다. 조절기는 일부 자연적인 격리를 제공하고 디커플링 전략(디캡과 스택업 디자인)을 모듈로 이동할 수 있게 합니다.

DDR5 및 DDR6 이퀄라이제이션

위에서 언급한 삽입 손실 문제를 해결하기 위해 DDR5와 DDR6 모두 수신기에서 신호 복구를 돕기 위해 결정 피드백 등화(DFE)를 채택합니다. 이 기술은 비트스트림에서 눈을 열어 수신될 때 신호 레벨을 명확하게 해석할 수 있도록 돕습니다. 이는 대역폭이 매우 높은 주파수로 확장하기 시작할 때 삽입 손실이 지배적인 채널에서 신호 복구를 해결하는 표준 접근 방식입니다.

DDR5와 DDR6에서 신호 대역폭으로 인해 등화가 필요하게 됩니다. 두 표준 모두 에지 전환에서 대역폭을 높이는 칩이 필요한데, 이로 인해 거칠기와 분산과 같은 효과가 과도해집니다. 신호 레벨도 DDR5와 DDR6에서 이전 세대에 비해 낮습니다. 결과적으로 고주파에서 과도한 감쇠와 비트스트림에서 눈의 닫힘이 발생합니다. DFE는 비트스트림에서 신호 레벨을 구별할 수 있도록 눈을 여는 데 도움이 되는 등화 기술 중 하나입니다. 또한 다른 고속 프로토콜의 최신 표준 개정에서도 사용됩니다.

DDR5 대비 DDR6 RAM의 PCB 설계 도전 과제

DDR6 RAM에서 발생하는 문제는 대부분 칩 수준에서 발생하지만, DDR5에서의 동일한 보드 수준의 문제도 DDR6 RAM에 적용됩니다. 위에서 언급한 DDR5의 전력 무결성 문제는 DDR6 RAM에서 사라지지 않을 것입니다. DDR6의 전력 무결성 문제는 DDR6 신호에 변조가 가해지면 더 높은 신호 대역폭까지 평탄한 PDN 임피던스를 확장하는 것입니다. 더 높은 주파수까지 평탄한 PDN 임피던스를 확장하는 것은 Tx 측의 지터를 낮게 유지하는 것과 관련이 있으며, 이는 다시 Rx 측에서 ISI를 충분히 낮게 유지하여 신호를 등화를 통해 해석할 수 있게 합니다. DDR5 모듈용 온보드 전력 관리 IC는 모듈 전체에서 전력을 조절하는 데 도움을 주기 위해 DDR6 RAM 모듈에도 등장할 것입니다.

DDR5와 DDR6에서 고려해야 할 다른 설계 문제들이 많이 있지만, 위에 나열된 문제들이 아마도 가장 큰 것들입니다. DDR5 PCB 설계 문제에 대해 더 자세히 알아보려면 이전 기사를 참조하세요. DDR6는 아직 상용화되지 않았지만, 이미 DDR7의 성능에 대한 전망이 나와 있습니다. 그 메모리 아키텍처의 주요 응용 분야 중 하나는 8K 게이밍, VR/AR 및 초고화질 비디오에 의존하는 기타 몰입형 경험일 수 있습니다.

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