DDR5 ou DDR6 : à quoi s'attendre des nouveaux modules de RAM ?

En lisant la plupart des manuels d'électronique numérique, vous constaterez qu'ils parlent encore de fan-out et de temps de propagation dans les circuits intégrés. Ils continuent à voir l'électronique numérique en termes de temps de montée/descente de quelques dizaines de nanosecondes. Les systèmes numériques modernes laissent les manuels de côté, et les mémoires DDR à haute vitesse constituent un exemple parfait du changement de paradigme qui se produit en vous lançant dans la conception de circuits intégrés et de PCB. Alors que la DDR5 est en train d'être finalisée et que la DDR6 fait l'objet de discussions, les concepteurs qui maîtrisent déjà la DDR4 devront réfléchir à la manière d'adapter leurs pratiques de conception au doublement constant des vitesses des données dans ces technologies à mémoire rapide.

Du point de vue des pertes de canaux et de correspondance d'impédance, l'intégrité du signal constituait la principale préoccupation jusqu'à la DDR3. À partir de la DDR4, les problèmes de dispersion, de gigue et de rugosité du cuivre commencent à utiliser vos bits et la bande passante. La DDR5 change encore la donne avec l'égalisation des signaux asymétriques visant à compenser les pertes dues à la dispersion et à la réflexion. Que peuvent donc attendre les concepteurs de la DDR6 ? Arrêtons-nous sur une comparaison de ces deux technologies, qui devrait permettre d'aider les concepteurs passionnés de périphériques informatiques à se préparer à les utiliser.

De la DDR1 à la DDR5, et au-delà

L'introduction de la DDR a sans aucun doute marqué le lancement de l'industrie électronique dans le numérique à haut débit. Les composants logiques ECL ont bien sûr joué un rôle, mais les mémoires DDR offrent un excellent exemple de l'augmentation constante et progressive des débits de données. La norme JEDEC pour la DDR5 est toujours en cours de finalisation (et ce depuis septembre 2019), mais l'industrie se projette déjà vers la DDR6. Cela me fait penser au rôle fondamental que jouent les chercheurs appliqués dans les télécommunications, où les ingénieurs travaillent déjà au développement de la 6G alors même que le déploiement de la 5G n'est pas encore terminé.

Jusqu'à la DDR3, les concepteurs devaient veiller à adapter leur travail aux temps d'installation et d'attente ainsi qu'à l'impédance contrôlée sur les bus. La compensation de la dispersion ne constituait pas un écueil majeur jusqu'aux débits de données DDR3 les plus élevés, car la gigue commençait à devenir le principal problème d'interprétation des signaux. Une gigue relativement petite que l'on détecterait dans les signaux de bas niveau serait suffisamment grande pour fermer un diagramme de l'œil pour les signaux DDR3. Les normes JEDEC ont donc été mises à jour de manière à inclure des tolérances de conception sur les diagrammes de l'œil pour la DDR4.

La DDR5 est plus rapide, pas plus large

La DDR5 s'appuie sur le débit de données le plus élevé de la DDR4 et le multiplie à nouveau par deux en rendant les bus plus rapides plutôt que plus larges. Vous êtes toujours confronté aux défis de routage de la DDR4 en matière de mise en place de signaux parallèles asymétriques, mais ces canaux sont beaucoup plus courts. Les bus seront également assez rapides pour que les erreurs de bits soient dominées par des pertes de réflexion au niveau du récepteur, lors de chaque transition de couche et en raison de la dispersion. Les canaux plus courts réduisent efficacement la perte totale d'insertion. Cependant, la dispersion des pertes de retour doit être compensée par une conception extrêmement précise de l'impédance des interconnexions vers des bandes passantes élevées.

Pour la DDR5, le transfert de données s'effectue sous forme de courtes décharges sur des signaux asymétriques avec une communication bidirectionnelle. Une horloge à pleine vitesse permet de passer de la lecture à l'écriture à chaque extrémité d'une interconnexion. Tout doit basculer extrêmement rapidement, ce qui nécessitait une conception de PDN impeccable pour supprimer la gigue autant que possible. L'impédance du PDN sur une carte de circuit imprimé classique ne peut pas être plus basse, et le faible niveau de signal de la DDR5 (1,1 V maximum) impose des limites très strictes d'ondulation et de gigue aux signaux numériques. Ces problèmes avec les canaux dominés par la réflexion et les exigences de faible ondulation superposées aux signaux de bas niveau ont forcé l'utilisation de l'égalisation dans les contrôleurs pour les interfaces DDR5 afin de compenser la distorsion du signal et l'interférence intersymbole (ISI). Notez que cette égalisation est déjà utilisée dans les normes de série différentielles à vitesse élevée (par exemple, LVDS dans les canaux SerDes).

La DDR5 implique de nombreux autres défis en matière de conception, mais ceux dont nous venons de parler sont probablement les principaux. Pour en savoir plus sur les défis de la conception des circuits imprimés DDR5, n'hésitez pas à consulter cet ancien article (en anglais).

Qu'en est-il de la RAM DDR6 ?

À l'image des générations précédentes, la DDR6 vise à fournir des débits de données multipliés par deux par rapport à la DDR5. Si vous innovez en matière de modules pour la DDR6, de nombreuses questions restent encore sans réponse. Il est généralement convenu que les bus ne seront pas plus larges et que les vitesses de la DDR5 sont déjà assez rapides pour atteindre le « mur de mémoire ». De ce fait, la modulation (PAM ou QAM) reste la dernière option disponible pour augmenter les débits de données au-delà des canaux entièrement analogiques (par exemple, 100G Ethernet).

Puisqu'un canal analogique à haut débit annule tout ce que nous savons sur la DDR, vous verrez probablement la modulation PAM ou QAM associée à certains schémas d'égalisation exclusifs intégrés dans des contrôleurs. Bien que les principaux défis concernent les concepteurs de CI, les concepteurs de cartes ont encore beaucoup à faire en matière d'examen des signaux à bande passante élevée utilisés dans les canaux DDR6.

DDR5 et DDR6 pour la conception de PCB

Les défis liés à la DDR6 se présentent en majorité au niveau de la puce, mais elle connaît les mêmes problèmes de carte que la DDR5. Le problème de l'intégrité des alimentations avec la DDR5 que j'ai mentionné ci-dessus ne va pas disparaître avec la DDR6. Il étend l'impédance plate du PDN à des bandes passantes à signaux plus élevés une fois que la modulation est imposée aux signaux DDR6. L'extension de l'impédance plate du PDN à des fréquences supérieures consiste à maintenir une faible gigue du côté Tx, ce qui permet de conserver l'ISI du côté Rx à un niveau suffisamment bas pour que les signaux puissent être résolus par égalisation. Les CI intégrés de gestion de l'alimentation pour les modules DDR5 apparaîtront également probablement sur les modules DDR6 afin de contribuer à la régulation de l'alimentation dans l'ensemble du module.

Il est possible que les concepteurs de systèmes embarqués soient à la traîne des utilisateurs de la DDR5/6. Comme les pertes au niveau des connecteurs sont éliminées et déplacées vers la bille ou la puce, ils auront plus de temps que les systèmes qui utilisent des modules (PC et serveurs). Toutefois, cet espace réduit est à double tranchant pour le concepteur embarqué. Ces systèmes étant plus petits, ils s'attendent déjà à ce que les CI de la mémoire soient installés sur la carte à proximité du contrôleur système. Cependant, ils sont désormais confrontés à davantage de difficultés avec des émissions électromagnétiques survenant entre les sections de la carte en raison de l'espace réduit.

Même si un blindage entre différents blocs fonctionnels reste simple, il estutile, tant pour les éléments embarqués que pour les PC/serveurs. Nous parlons ici de deux types de blindage possibles :

• Structures d'isolation à bande passante élevée. Ces structures peuvent être réglées de manière à assurer une isolation élevée jusqu'aux hautes fréquences. Elles occupent de l'espace sur la couche de surface, mais elles deviennent plus petites que lorsqu'elles sont réglées à des fréquences plus élevées. Il s'agit d'une possibilité pour les systèmes embarqués, où les CI de RAM sont placés sur la même carte que le contrôleur.
• Routage créatif sur des couches différentes. Vous pouvez profiter des plans internes pour empêcher toute diaphonie entre les différents bus DDR de la carte mère. Une fois que vous aurez traversé le connecteur jusqu'au module, les modules seront probablement assez éloignés des autres circuits pour que la diaphonie ne constitue plus un problème.

Lorsque de nouvelles technologies comme la DDR5 et la DDR6 apparaissent, les fonctionnalités de conception d'Altium Designer® sont nécessaires à leur développement. Altium Designer inclut de puissantes fonctionnalités de routage idéales pour les applications à haute vitesse.

En permettant aux concepteurs de travailler de chez eux et d'atteindre des niveaux d'efficacité sans précédent, la solution Altium Designer disponible sur Altium 365 offre à l'industrie électronique un degré d'intégration inégalé qui était jusqu'à présent réservé au secteur informatique.

Tout cela n'est qu'un aperçu des possibilités offertes par Altium Designer sur Altium 365. Vous pouvez consulter la page produit pour obtenir une description plus détaillée des fonctionnalités ou visionner l'un des webinaires à la demande (en anglais).