Linee guida per la disposizione, il routing e l'integrità del segnale delle PCB DDR5

Il rilascio dello standard DDR5 è stato annunciato nel luglio 2020, circa 18 mesi dopo l'annuncio dello sviluppo del primo modulo RAM seguendo lo standard proposto. Lo standard consente velocità di picco superiori a 5200 MT/sec/pin (a confronto con i 3200 MT/sec/pin della DDR4), con velocità valutate JEDEC fino a 6400 MT/sec/pin e una larghezza di banda del canale aumentata fino a 300 GB/s. La domanda per questa nuova generazione di memorie con capacità di 8, 16 e 32 GB dovrebbe superare quella delle generazioni precedenti man mano che la tecnologia diventa più commercializzata.

Le velocità più elevate, le tensioni di alimentazione più basse e le maggiori perdite di canale creano margini e tolleranze stretti nel layout e nel design delle PCB DDR5, ma l'integrità del segnale dei canali DDR5 può comunque essere valutata con le comuni metriche di integrità del segnale. C'è molto da coprire in questo ambito, ma in questo articolo ci concentreremo sulle linee guida essenziali per il layout e il routing delle PCB DDR5 che aiuteranno a garantire l'integrità del segnale in DDR5, così come sulle importanti metriche di integrità del segnale nei canali DDR5.

Diagrammi oculari DDR5 e Risposte Impulsive

Ci sono due simulazioni importanti che vengono utilizzate per esaminare l'integrità del segnale nei canali DDR5: un diagramma ad occhio e la risposta all'impulso. Un diagramma ad occhio può essere simulato o misurato, così come può essere la risposta all'impulso in un canale terminato. Entrambi misurano la capacità di un canale di trasmettere un singolo bit e un flusso di bit attraverso un canale, e permettono di valutare il modello analitico per un canale in termini di causalità. La tabella sottostante riassume le informazioni importanti che possono essere determinate da queste misurazioni/simulazioni.

Per saperne di più su alcune delle specifiche tecniche dei canali DDR5 in un breve confronto con le precedenti generazioni DDR, dai un'occhiata a questo articolo.

Diagrammi ad Occhio nell'Integrità del Segnale DDR5

Le principali metriche estratte da un diagramma ad occhio sono l'apertura dell'occhio e il tasso di errore sui bit (BER). L'apertura dell'occhio può essere tracciata al centro dell'occhio ed è tipicamente utilizzata come misura della qualità del canale. I punti importanti che possono essere estratti direttamente dai crossing del segnale sono il jitter di ampiezza e il jitter temporale, entrambi indicativi di ISI e alcune fonti di distorsione o perdite. Quando il jitter temporale e il rumore di ampiezza sono elevati, il diagramma ad occhio sarà più chiuso. Migliorare le principali metriche di integrità del segnale nel canale (perdite, dispersione dielettrica, estendendo la banda di adattamento dell'impedenza a frequenze più alte) dovrebbe migliorare entrambe le metriche sopra menzionate e quindi aprire più completamente l'occhio, portando a un tasso di errore sui bit più basso.

• Scopri di più sui diagrammi ad occhio

Risposte Impulsive nell'Integrità del Segnale DDR5

Le risposte impulsive considerano la risposta di un canale in isolamento quando viene alimentato con un impulso veloce. Sebbene sia importante valutare un flusso di bit pseudocasuale come si farebbe in un diagramma ad occhio, una risposta impulsiva è più fondamentale. Rivela informazioni su come un canale trasmette un singolo bit con un particolare tasso di variazione del bordo (banda passante) attraverso il canale e al ricevitore. La risposta impulsiva del canale dipenderà dall'impedenza del canale, dalla larghezza di banda di terminazione rispetto alla larghezza di banda del segnale, dalle perdite totali nel canale e dalla dispersione. I segnali DDR5 pongono maggiore attenzione alla perdita dipendente dalla riflessione al ricevitore rispetto ai tipici canali seriali, che può essere osservata nel tasso di variazione del bordo di una risposta impulsiva.

• Scopri di più sulle funzioni di risposta impulsiva

Il motivo importante per utilizzare una simulazione di risposta impulsiva per un progetto di canale DDR5 proposto o da un modello di canale estratto è valutare la causalità del canale. Il modello determinato dai parametri S del canale potrebbe produrre una risposta non causale nel canale, e quindi sarebbe necessaria una correzione (finestratura) per modificare il modello del canale se sono presenti artefatti non causali.Leggi di più su questo in un articolo recente di Jason Ellison.

Un processo di analisi SI in un canale DDR5 (o qualsiasi altro canale ad alta velocità) includerebbe:

1. Progettazione del canale e test/simulazione
2. Estrazione del modello dalla risposta impulsiva simulata a piena onda, o dalle misurazioni dei parametri S
3. Verifica e correzione della causalità del modello
4. Simulazione e test del diagramma ad occhio
5. Modifica della progettazione del canale
6. Ripetere fino al raggiungimento della conformità del canale

Equalizzazione a Feedback di Decisione (DFE) sulle Linee DQ

Uno dei cambiamenti più significativi (a mio parere) nell'architettura DDR è l'uso dell'equalizzazione a feedback di decisione (DFE) per superare le perdite del canale e la dispersione nelle linee DQ in un bus DDR5. Concettualmente, il modo più semplice per superare la distorsione nei segnali digitali è passare il segnale attenuato attraverso un filtro passa-alto. Questo è il motivo per cui un filtro RC parallelo può essere utilizzato come un semplice equalizzatore. Ma in DDR5, dove le larghezze di banda del segnale digitale sono molto più elevate, il DFE è più efficace ed è incorporato nel lato di ricezione di un canale. Il motivo per cui si utilizza il DFE è che questi canali possono dover essere piuttosto corti rispetto ai canali seriali, e il DFE è efficace quando le perdite per riflessione sono significative nelle perdite totali del canale.

DDR5 continuerà a includere reti a terminazione singola, ma idealmente dovrebbero avere una lunghezza del canale più corta rispetto a una generazione DDR precedente. Alle alte velocità presenti nei canali DDR5, il comportamento dominato dalle riflessioni e la dispersione si combinano per produrre un significativo interferenza intersimbolica (ISI) se le tracce non sono terminate correttamente, come illustrato sopra nella sezione sulle risposte agli impulsi. L'ISI causa distorsioni dei livelli di segnale in aggiunta alla distorsione della forma dovuta a dispersione e riflessioni, e ogni impulso digitale inizia a sembrare un impulso semi-gaussiano sul lato di ricezione in un canale non equalizzato. Il risultato finale è che il diagramma ad occhio per il canale inizia a chiudersi man mano che le perdite dominate dalle riflessioni e la distorsione legata alla dispersione si accumulano.

Per superare la distorsione del segnale e l'ISI, uno schema di equalizzazione è incorporato nell'architettura DRAM, sia sul lato di trasmissione che di ricezione, similmente al caso di alcuni controllori DDR3 e DDR4. L'equalizzazione con feedback decisionale (DFE) o l'equalizzazione lineare in tempo continuo (CTLE) possono essere utilizzate sul lato di ricezione, o l'equalizzazione feed-forward (FFE) può essere utilizzata sul lato di trasmissione. Da notare che il CTLE non è ideale per canali dominati dalle riflessioni, quindi DDR5 adotta il DFE come metodo di equalizzazione.

Misurazione del diagramma ad occhio.

Linee guida per il layout di PCB DDR5 per ridurre la degradazione del segnale

Ci sono altre fonti di rumore nei canali DDR5 che diventano ancora più problematiche rispetto alle generazioni precedenti, specialmente considerando le velocità superiori richieste per accomodare i tassi di dati più elevati e le larghezze di banda del segnale. Ci sono tre principali linee guida per il layout di PCB DDR5 che avranno la priorità in questi progetti.

• Una terminazione precisa e il controllo dell'impedenza che si estende ad alte larghezze di banda sono necessari per sopprimere le riflessioni all'interno della larghezza di banda richiesta.
• La fornitura di energia è critica anche nel design dei PCB DDR5. I moduli DDR5 includeranno un IC di gestione dell'energia che riceve 12 V e fornisce 1.1 V agli IC DIMM. Questo sposta l'integrità dell'alimentazione al livello del modulo DDR5 e lontano dalla scheda madre.
• Optare per percorsi più corti a causa dell'attenuazione nei canali DDR5. Un laminato ad alta velocità a bassa perdita può essere vantaggioso, o laminati con tessiture di vetro distribuite per minimizzare gli effetti della trama delle fibre ad alte larghezze di banda.

Sul lato della simulazione, uno strumento di simulazione del crosstalk post-layout che si basa sui modelli IBIS per i tuoi componenti può aiutarti a valutare l'integrità del segnale nei tuoi canali di segnale DDR5. Il crosstalk può essere utilizzato per determinare se lo spazio tra le linee è appropriato data la configurazione dello stack e la distanza dalla referenza per le linee di segnale. Lo stesso strumento di simulazione può essere utilizzato per analizzare le riflessioni, che è importante in una topologia multi-drop dominata dalle riflessioni trovata in DDR5, anche se questo è meno dipendente dai modelli IBIS e più dipendente dalla modellazione del segnale iniettato in un canale, che potrebbe essere fatto numericamente nel simulatore giusto.

GDDR5 per una GPU

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