단일 종단 대 차동 신호의 대역폭 요구 사항

Kella Knack
|  작성 날짜: 시월 16, 2020  |  업데이트 날짜: 일월 25, 2021
차동 신호를 위한 대역폭 요구 사항

앞서 언급된 바와 같이, 시리즈 종단 전송선과 함께, 차동 신호는 대부분의 CMOS 장치들을 위한 연결 고리로 작용합니다. 단일 종단 신호와 차동 신호 사이의 주요 차이점 중 하나는 동일한 주파수에서 작동하는 단일 종단 신호 경로에 필요한 대역폭 요구사항보다 차동 신호 경로의 대역폭 요구사항이 훨씬 덜 까다롭다는 것입니다. 이 글은 차동 신호의 이점과 작동 전자 제품에서의 작동 방식에 대한 개요를 제공합니다.

차동 신호의 이점에 대한 간략한 개요

차동 신호에 대한 첫 번째 데이터 포인트는 그것들이 일반적으로 단일 종단 신호보다 훨씬 작은 신호 스윙을 가지며 거의 항상 병렬 종단됨을 의미합니다. 이는 신호선에서 방향을 전환할 때 전체 전류 구동이 거의 일정하게 유지된다는 것을 의미합니다. 차동 신호의 구체적인 장점에는 다음이 포함됩니다:

  • 전력 부하는 전류이며 일정합니다.
  • 두 전선의 신호 전류와 반환 전류는 동일하며 반대 방향입니다.
    • 이것은 패키지 인터페이스에서 일정한 총 전류를 제공합니다.
  • 차동 신호에서 두 라인이 병렬로 이동하기 때문에, 그들은 여행하는 평면에 결합된 동일한 양의 주입된 노이즈를 가지는 경향이 있습니다.
    • 차동 신호는 인접한 트레이스로부터 동일한 양의 노이즈 결합을 받지 않습니다.
  • 차동 수신기는 구성 요소 간의 접지 강하나 전원 공급 변화로 인한 문제를 제거합니다.
  • 차동 신호는 단일 종단 신호보다 훨씬 높은 속도로 작동할 수 있습니다.

앞서 언급한 바와 같이, 차동 신호를 사용하는 것은 "당연한 일"처럼 보일 수 있습니다. 하지만, 한 가지 단점이 있습니다—데이터를 한쪽 끝에서 직렬화하고 다른 쪽 끝에서 역직렬화해야 합니다.

차동 신호에 대해 일반적으로 적용되는 오해도 있습니다: 차동 신호에 귀속된 특성은 PCB에서 쌍을 나란히 라우팅하는 것이 공통 모드 노이즈 거부를 제공한다는 것입니다. 이전 기사에서 논의한 바와 같이, 이것은 사실이 아닙니다.

로직의 다양한 유형이 작동하는 방식

실제 로직

단일 종단 로직이 작동하는 방식과 차동 로직이 작동하는 방식을 탐구하기 전에, 실제 로직이 작동하는 방식을 검토하는 것이 유용합니다. 다음 포인트에서 이에 대해 설명합니다.

  • 실제 로직 신호는 완벽한 사각파가 아닙니다.
  • 실제 드라이버는 클록 주파수의 고조파를 더 높게 생성하는 능력이 제한되어 있어, 그림 1의 왼쪽 그래픽에서 보여지듯이, 모서리가 둥글게 나타납니다.
Typical Single-Ended Logic Signals
그림 1. 전형적인 단일 종단 논리 신호들.
  • 더 느린 드라이버는 그림 1의 그래픽 오른쪽에서 볼 수 있듯이 더 느린 모서리를 생성합니다.

단일 종단 논리

단일 종단 논리의 주요 운영 특성은 다음과 같습니다:

  • 단일 종단 논리 경로는 논리 신호의 상승 및 하강 에지에 반응하는 입력을 가집니다.
    • 상승 또는 하강 에지가 임계 전압(보통 논리 1 레벨과 논리 0 레벨 사이의 중간)을 통과할 때, 논리 변경이 감지됩니다.
  • 논리 변경의 타이밍이 얼마나 정확한지는 그 에지가 얼마나 빠르거나 날카로운지에 따라 달라집니다.
    • 더 느린 에지는 논리 상태 변경이 언제 발생하는지 덜 정확하게 감지하게 합니다.
  • 논리 정밀도를 유지하기 위해서는 신호 경로가 클록 주파수의 여러 고조파를 통과해야 합니다.
  • 고조파는 사인파가 다른 주파수의 다른 파형에 의해 왜곡되는 것을 설명하는 용어입니다.

단일 종단 데이터 경로에 대한 신호 고조파 대 상승 시간 및 그 영향에 관한 중요한 세부 사항

단일 종단 신호가 어떻게 작동하는지 이해하려면 신호 하모닉과 상승 시간의 역할을 고려하는 것이 도움이 됩니다. 이 데이터 포인트에는 다음이 포함됩니다:

  • 파형의 푸리에 변환은 파형에 존재하는 하모닉과 그 진폭을 생성합니다.
    • 푸리에 분석은 시간 영역에서 주파수 영역으로 또는 그 반대로 전압 파형에 대해 수행되는 수학적 연산입니다.
  • 그림 2의 왼쪽에 있는 다이어그램은 클록 주파수가 100 MHz이고 상승 시간이 느린 논리 경로의 주파수 내용을 보여줍니다. 주요 구성 요소는 이 주파수의 홀수 하모닉입니다.
Harmonics in Slow Rise Time Logic Signal vs. Fast Rise Time Logic Signals
그림 2. 느린 상승 시간 논리 신호 대 빠른 상승 시간 논리 신호의 고조파.
  • 그림 2의 오른쪽에 있는 다이어그램은 왼쪽과 같은 파형이지만 상승 및 하강 시간이 더 빠릅니다. 오른쪽에서 더 높은 주파수 하모닉이 왼쪽보다 훨씬 크다는 것을 볼 수 있습니다.
    • 낮은 대역폭을 가진 신호 경로는 그림 2의 왼쪽에 표시된 것처럼 에지의 느려짐을 유발합니다. 이는 단일 종단 데이터 경로의 덜 신뢰할 수 있는 작동을 초래합니다.

차동 신호가 작동하는 방식

그림 3은 차동 데이터 경로를 보여줍니다.

A Differential Data Path
그림 3. 차동 데이터 경로.

단일 종단 데이터 경로가 작동하는 방식과 대조적으로, 차동 신호의 주요 작동 측면은 다음과 같습니다:

  • 차동 데이터 경로는 그림 4에서 보여지듯이 두 개의 동등하고 반대되는 신호가 교차할 때 논리 상태 변경이 발생하는지를 감지함으로써 결정합니다.
Differential Pair Waveforms
그림 4. 차동 쌍 파형들.
  • 단일 종단 데이터 경로와는 대조적으로, 차동 데이터 경로는 작동 방식에 있어 다른 요구 사항을 가집니다. 차동 신호에서는 교차의 정밀도에 초점을 맞춥니다. 신호의 상승 시간에 의존하지 않습니다.

그림 4에 표시된 차동 신호에 관한 주요 포인트는 다음과 같습니다:

  • 보시다시피, 그림 4의 차동 신호는 "눈"의 모양을 가지고 있습니다.
    • 이것이 SI 산업에서 이 그래픽을 "눈 다이어그램"이라고 부르는 이유입니다.
  • 차동 신호 경로가 제대로 작동하기 위해서는 두 가지 조건이 필요합니다. 이들은 다음을 포함합니다:
    • 수신기가 논리 상태를 정확하게 감지할 수 있도록 "눈"이 충분히 열려 있어야 합니다. (일부 수신기는 이를 위해 단지 네 또는 다섯 밀리볼트만 필요로 합니다.)
    • 논리 상태 변경은 신호가 교차하는 지점에서 감지됩니다. 이 변경과 관련된 움직임은 너무 많이 앞뒤로 움직여서는 안 됩니다. 너무 자주 발생하면 결과적으로 지터가 발생하고 신호가 열화됩니다.
    • 앞서 언급한 조건들은 신호가 사인파나 클록 주파수의 첫 번째 고조파보다 조금 더 클 때 충족됩니다.

앞서 언급한 바에 따라, 차동 신호의 대역폭 요구 사항에 대한 다음 결정을 내릴 수 있습니다. 이 결정에는 다음이 포함됩니다:

  • 그림 4에 대한 이전 논의를 바탕으로, 차동 신호 경로의 대역폭 요구 사항은 유사한 주파수를 가진 단일 종단 데이터 경로보다 훨씬 덜 까다롭다고 결정할 수 있습니다.
  • 차동 데이터 경로를 사용한 성공적인 신호 전송은 클록 주파수보다 약간 더 높은 경로 대역폭을 요구합니다.
    • 예를 들어, 6.125 Gb/S 데이터 경로는 3.0625 GHz의 클록 주파수를 가집니다. 3 GHz보다 약간 더 높은 대역폭을 가진 데이터 경로는 이 데이터 속도에서 제대로 작동할 것입니다.
  • 동일한 데이터 속도의 단일 종단 데이터 경로는 제대로 작동하기 위해 약 40 GHz의 대역폭이 필요할 것입니다.

요약

단일 종단 신호 전송과 비교하여, 동일한 주파수에서 작동하는 단일 종단 신호 경로에 필요한 것보다 차동 신호 경로의 대역폭 요구 사항이 훨씬 덜 까다롭습니다. 차동 신호는 일정하고 현재의 부하 경로, 반대 방향으로 동일하고 균등한 신호와 전류, 단일 종단 신호와 같은 양의 주입된 노이즈를 받지 않는 신호, 구성 요소와 신호 사이의 접지 강하나 전원 공급 변화로 인한 문제를 제거하는 수신기, 단일 종단 신호보다 훨씬 높은 속도로 작동하는 신호 등 다수의 이점을 제공합니다.

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참고 문헌:

  1. Ritchey, Lee W., 그리고 Zasio, John J., 처음부터 올바르게, 고속 PCB 및 시스템 설계에 관한 실용적인 핸드북, 제1권 및 제2권.
  2. Speeding Edge 3일 과정, “신호 무결성 및 시스템 설계 그리고 32 Gb/S에 도달하는 방법, 매우 고속 차동 쌍을 설계하는 방법.”
  3. Speeding Edge 1일 과정, “32Gb/S에 도달하는 방법 매우 고속 차동 쌍을 설계하는 방법.”
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작성자 정보

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Kella Knack is Vice President of Marketing for Speeding Edge, a company engaged in training, consulting and publishing on high speed design topics such as signal integrity analysis, PCB Design ad EMI control. Previously, she served as a marketing consultant for a broad spectrum of high-tech companies ranging from start-ups to multibillion dollar corporations. She also served as editor for various electronic trade publications covering the PCB, networking and EDA market sectors.

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