ADC/DAC용 JESD204C 표준이란 무엇인가요?

고속 샘플링 데이터 변환기 구성 요소, 즉 ADC와 DAC의 요구를 따라잡기 위해 직렬 인터페이스는 어려움을 겪었습니다. 이를 위한 하나의 옵션은 이전에 데이터 변환기와 호스트 컨트롤러 사이의 LVDS 링크였습니다. 이 링크들은 차동 쌍을 통해 단일 장치에 고속 데이터 전송률을 제공하여, 빠른 샘플링 ADC로부터의 고속 데이터 전송을 가능하게 했습니다. 나중에, JEDEC는 JESD204 사양을 발표했으며, 이후 많은 구성 요소에 데이터 변환기 인터페이스로 통합되었습니다.

현재 JESD204C로 알려진 JESD204 인터페이스 표준의 가장 최근 반복은 매우 높은 샘플링 속도로 신호를 샘플링하는 데 사용되는 빠른 ADC/DAC 구성 요소에 극단적인 데이터 전송률을 제공합니다. 이 표준의 최신 반복이 2년 이상 동안 존재한 지금, FPGA와 함께 사용할 수 있는 많은 구성 요소들이 있어 RF 시스템에서 초고속 샘플링, 전송 및 DSP를 제공할 수 있습니다.

JESD204C 개요

JESD204C 표준은 JEDEC에서 발행 및 유지 관리하는 일반 JESD204 표준의 최신 반복입니다. 이 표준은 데이터 변환기와 시스템 호스트 간의 LVDS 링크 사용을 대체하기 위해 개발되었습니다. 고샘플율 ADC/DAC에서 신호 샘플링, 합성 및 동기화에 사용되는 직렬 인터페이스와 프로토콜을 정의합니다. 이 인터페이스에 대한 동기화 측면은 단일 호스트 컨트롤러가 여러 장치에서 신호 샘플링 및 합성을 동기화할 수 있게 하므로 중요합니다.

물리 계층에서 구현된 주요 운영 매개변수 중 일부는 아래 표에 나열되어 있습니다. 현재 JESD204C 반복은 이전 JESD204B 반복의 데이터 속도 및 인코딩 특성을 개선하였으며, 이전에는 최대 데이터 속도가 12.5 Gbps인 8b/10b 인코딩을 사용했습니다. 이 인터페이스는 100 MSps에서 1 GSps 이상까지 작동하는 ADC/DAC에서 찾을 수 있습니다.

예시 토폴로지

JESD204C 인터페이스의 토폴로지는 인터페이스의 서브클래스에 따라 달라집니다. JESD204B는 결정적 대기 시간이라고 알려진 동기화 전략을 구현하기 위해 서브클래스 1과 2를 도입했습니다. 이 전략은 호스트 컨트롤러로 전송되는 데이터 스트림 사이의 위상 불일치를 결정함으로써 장치 간에 동기화를 달성합니다.

• 서브클래스 0 - 결정적 대기 시간 지원 없음 (JESD204A와의 하위 호환성)
• 서브클래스 1 - 외부 기준 발진기 (SYSREF)를 타이밍 신호로 사용하여 결정적 대기 시간 달성
• 서브클래스 2 - 호스트 컨트롤러와 ADC/DAC 사이의 SYNC 핀을 사용하여 결정적 대기 시간 달성

아래 그래픽에서 인터페이스의 두 가지 구현이 보여집니다.

DATA1과 DATA2는 차동 쌍으로 라우팅됩니다; 이 I/O 그룹의 각 레인은 차동 쌍이며, 주어진 장치는 여러 레인을 가질 수 있습니다(일부 제품은 장치당 최대 8개까지 가집니다). 두 서브클래스 모두에서, 클록 소스는 소스 동기 방식으로 모든 장치에 라우팅됩니다. 각 서브클래스에서 타이밍과 결정적 지연은 SYSREF와 DCLK/SYNC를 셋업 및 홀드 타임에 적절히 매칭함으로써, 그리고 여러 데이터 컨버터에 걸쳐 분배될 때 서로 매칭함으로써 달성됩니다.

라우팅, 디스큐, 그리고 지연

위에서 언급된 결정적 지연은 단일 호스트 컨트롤러가 여러 장치에 걸쳐 데이터 수집 및 합성을 정밀한 타이밍으로 동기화할 수 있는 기술입니다. 이는 샘플링 프레임 사이의 타이밍 스큐가 알려져 있어, 트레이스 지연을 조정함으로써 서로 사이의 지연이 일치하도록 수정됩니다. JESD204B 또는 JESD204C 인터페이스는 SYSREF(서브클래스 1에서) 또는 SYNC 핀(서브클래스 2에서)에서 소싱된 제어 비트에서 지연 매칭을 사용합니다.

아래 표는 JESD204B 및 JESD204C 인터페이스의 각 서브클래스에서 타이밍 신호의 길이/지연 매칭 요구 사항을 개요합니다.

여기서 주요 차이점은 SYNC 네트워크의 처리 방식입니다. 서브클래스 1에서는 이 네트워크가 코드 그룹 동기화에만 사용되는 반면, 서브클래스 2에서는 타이밍에도 사용됩니다. 따라서, JESD204C는 데이터 컨버터의 주어진 I/O 채널 수에 대해 더 적은 신호를 가집니다.

JESD204C 대 LVDS의 이유는 무엇인가요?

JESD204C 인터페이스가 GHz 주파수에서 고속 샘플링 및 합성에 유리한 점은 여러 변환기에 걸쳐 지연과 지연 불일치를 제거할 수 있는 능력입니다. 모든 JESD204 인터페이스에는 일정량의 스큐 예산이 있으며, 이는 시스템 타이밍 구성에서 보상할 수 있는 최대 스큐 양으로 위상 잡음의 한계 내에서 결정적인 지연을 보장하기 위해 필요합니다. 목표는 호스트 컨트롤러가 결과적으로 들어오는 데이터 스트림의 위상 불일치를 알고 논리적으로 보상할 수 있게 하여 샘플링된 신호들 사이의 진정한 타이밍을 설정하는 것입니다.

JESD204C 사용의 다른 이유는 PCB 레이아웃에서 라우팅 및 타이밍 요구 사항을 줄일 수 있다는 것입니다. 전형적인 구현에서, Device 1과 Device 2에서 나오는 DATA1과 DATA2 차동 쌍 사이에는 일정량의 스큐가 있을 것입니다. LVDS의 경우, 서로 평행하게 실행되는 매칭된 차동 쌍이 필요할 것입니다. JESD204C에서는 DCLK과 SYSREF/SYNC 네트워크에서만 스큐를 제거하면 되지만, 장치 간 데이터 네트워크에서는 그렇지 않습니다. 이는 고밀도 혼합 신호 장치에서 인터페이스를 필수적으로 만듭니다.

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