5 Lầm Tưởng về Tính Toàn Vẹn Nguồn: Phiên Bản AC

Nếu bạn nghĩ rằng tính toàn vẹn tín hiệu và EMI đã đầy rẫy những ngộ nhận, thì hãy chờ đến khi bạn gặp tính toàn vẹn nguồn. Trong điện tử công suất và thiết kế PCB, tính toàn vẹn nguồn có hai khía cạnh: chúng tôi đã bàn về tính toàn vẹn nguồn DC ở một bài khác trên blog, và giờ là lúc xem xét năm ngộ nhận lớn nhất về tính toàn vẹn nguồn AC. Hãy bắt đầu ngay!

Ngộ nhận 1: Bất kỳ bộ nguồn nào cũng dùng được

Nhiều cuộc thảo luận về tính toàn vẹn nguồn hoàn toàn bỏ qua vai trò của bộ điều áp nguồn và giả định rằng bộ điều áp nguồn là lý tưởng về mặt lý thuyết. Trên thực tế, các nhà sản xuất bán dẫn cung cấp linh kiện cho các hệ thống số tốc độ cao cùng với những bộ điều áp nguồn được thiết kế chuyên dụng để cấp nguồn ở tốc độ cao. Các mô-đun điều áp điện áp điển hình cho các đường nguồn số tốc độ cao có hai đặc tính quan trọng:

• Chúng là các bộ biến đổi buck đa pha
• Chúng có băng thông vòng điều khiển cao
• Chúng có điện cảm đầu ra thấp

Lý do cho điểm thứ nhất là thiết kế đa pha có thể hoạt động với tần số chuyển mạch hiệu dụng cao hơn ở chu kỳ công tác thấp trên mỗi pha, nhờ đó giảm nhiễu chuyển mạch ở đầu ra. Tôi đã mô tả điểm quan trọng này trong một bài blog khác.

Tuy nhiên, với các thiết kế số tốc độ cao, điểm thứ hai quan trọng hơn vì nó quyết định bộ điều áp có thể phản ứng nhanh đến mức nào với các quá độ ở đầu ra và nhờ đó duy trì điện áp đầu ra ổn định. Hệ quả của điểm thứ hai là bộ điều áp có trở kháng đầu ra thấp, và trở kháng đó cần duy trì ở mức thấp tới các tần số rất cao. Kết hợp lại, các yếu tố này đảm bảo rằng bộ điều áp và cấu trúc của PDN (với các tụ rời rạc và điện dung mặt phẳng của nó) có thể triệt gợn trên đường nguồn khi các I/O số tốc độ cao bắt đầu chuyển mạch.

Ngộ nhận 2: Một lớp nguồn duy nhất là chấp nhận được

Một số thiết kế có thể dùng được chỉ với một lớp nguồn, ngay cả khi nó được chia thành nhiều rail nguồn. Với các bộ xử lý số nhỏ hơn, có thể có ít hơn 1000 bi hàn trong gói BGA, vẫn sẽ cần nhiều mức điện áp cấp nguồn. Tuy nhiên, lớp nguồn có thể được phân đoạn thành các rail lớn để cung cấp toàn bộ công suất cần thiết cho bộ xử lý. Ví dụ dưới đây cho thấy số lượng và sự đa dạng có thể có của các rail nguồn trên một lớp duy nhất cấp nguồn cho một BGA lớn.

Nếu bạn cố đặt quá nhiều rail nguồn trên một lớp, các rail đó có thể phải mang dòng quá lớn. Khi đó, bạn có thể sẽ cần thêm một lớp nguồn khác cho các rail dòng cao.

Khi bộ xử lý trở nên lớn hơn và phải hỗ trợ nhiều I/O hơn ở tốc độ cao hơn, có thể cần nhiều lớp mặt phẳng nguồn, và mỗi lớp trong số đó phải có mặt phẳng mass riêng. Điều này là cần thiết để cung cấp đủ điện dung mặt phẳng nhằm giữ trở kháng PDN dưới một mức mục tiêu phù hợp. Trở kháng PDN ở mức dưới mili-ohm trong dải từ 100 MHz đến 1 GHz là điều bình thường với các bộ xử lý số lớn. Ví dụ về các bộ xử lý như vậy gồm CPU cỡ lớn và FPGA cỡ lớn với hơn 1.000 chân.

Ngộ nhận 3: Điện môi Dk thấp tốt cho tính toàn vẹn nguồn

Các thiết kế số tốc độ cao thường sử dụng vật liệu FR4 tiên tiến với giá trị Dk trong khoảng từ 3 đến 4. Các vật liệu này cũng có xu hướng có độ tán sắc thấp, và khi kết hợp với giá trị Dk thấp, chúng mang lại lợi ích cho tính toàn vẹn tín hiệu trong các kênh băng thông cao. Tuy nhiên, điện môi Dk thấp không phải lúc nào cũng là lựa chọn tốt nhất cho tính toàn vẹn nguồn.

Không phải vật liệu Dk thấp là “xấu” cho tính toàn vẹn nguồn, mà là giá trị Dk cao hơn trong cặp mặt phẳng nguồn-mass đôi khi có thể là lựa chọn tốt hơn. Lý do là điện môi có Dk cao hơn cung cấp điện dung mặt phẳng lớn hơn với cùng độ dày. Đó là lý do vì sao trong một số trường hợp, stackup sẽ sử dụng một loại vật liệu chuyên dụng gọi là vật liệu điện dung nhúng (ECM). Những vật liệu này thường có ba đặc tính quan trọng:

• Độ dày lớp rất nhỏ
• Giá trị Dk rất cao
• Giá trị Df cao hơn so với vật liệu FR4 tiên tiến

Giá trị Df cao hơn giúp giảm chấn các quá độ ở tần số cao, trong khi giá trị Dk cao và độ dày lớp thấp giúp cung cấp điện dung mặt phẳng rất lớn, vươn tới dải GHz. Vượt quá các tần số này, trở kháng PDN bên trong gói của bộ xử lý sẽ chi phối và quyết định tính toàn vẹn nguồn quan sát được tại các bump trên die.

• Tìm hiểu thêm về ECM trong bài viết này

Dữ liệu cho thấy trở kháng PDN giảm khi sử dụng ECM mỏng hơn trong stackup PCB. Chúng ta có thể thấy rất rõ rằng hành vi cộng hưởng gần 1 GHz giảm đi đáng kể nhờ sử dụng vật liệu ECM mỏng hơn. [Nguồn: DuPont]

Ngộ nhận 4: Ba giá trị tụ điện

Hướng dẫn phổ biến nhất mà bạn sẽ thấy về việc chọn tụ decoupling/bypass là sử dụng ba giá trị tụ cách nhau một bậc thập phân, tức là 10 µF, 1 µF và 100 nF. Điều này có thể ổn với ASIC nhưng có thể nhanh chóng không còn phù hợp với các bộ xử lý số lớn yêu cầu trở kháng PDN thấp mà không có đỉnh cộng hưởng. Nguyên nhân là các cộng hưởng có thể dễ dàng vượt quá giá trị trở kháng mục tiêu, dẫn đến các quá độ mạnh ở những tần số đó và làm ảnh hưởng đến việc cấp nguồn.

Hình ảnh dưới đây từ bài viết kinh điển trên Signal Integrity Journal của Eric Bogatin, Steve Sandler và Larry Smith minh họa vì sao đây có thể không phải là cách chọn tụ tối ưu cho các bộ xử lý số lớn cần nguồn ở băng thông cao.

Trở kháng PDN với nhiều giá trị MLCC. [Nguồn: Signal Integrity Journal]

Mặc dù việc thêm nhiều tụ hơn sẽ kéo đường cong trở kháng PDN xuống, nhưng có thể cần một số lượng cực lớn mới giảm được các đỉnh trở kháng PDN xuống dưới giá trị trở kháng mục tiêu. Cách tiếp cận tốt hơn là phân bố các giá trị tụ rộng hơn thay vì chỉ dùng ba giá trị trong hướng dẫn thiết kế cổ điển. Điều này có thể làm mượt các đỉnh trở kháng PDN, nhờ đó giảm tổng số tụ cần thiết để giữ đường cong trở kháng dưới giá trị mục tiêu.

Ngộ nhận 5: Tụ điện luôn phải đặt gần các chân VDD/GND

Với các bộ xử lý nhỏ hơn trong gói quad và các ASIC, nhận định này thực sự đúng, đặc biệt khi nguồn không được cấp bằng cặp mặt phẳng nguồn/mass. Nhưng với các bộ xử lý số lớn hơn trong gói BGA, vốn cần các cặp mặt phẳng nguồn-mass để đưa nguồn đến các chân ở vùng bên trong gói, thì không thể đặt tất cả các tụ gần các chân nguồn và mass.

Khi các cặp mặt phẳng nguồn-mass được sử dụng trong một thiết kế có BGA, điện cảm đường dẫn qua mặt phẳng thấp hơn rất nhiều so với điện cảm của bất kỳ kết nối nào được đi dây bằng trace và via. Một cặp mặt phẳng nguồn/mass hoạt động như một cấu trúc phân bố có điện cảm thấp, thường trong khoảng 0,1 đến 0,5 nH, trong khi tổ hợp trace ngắn và via tạo ra 1 đến 2 nH, còn các đường trace dài hơn với nhiều via có thể đạt 5 đến 10 nH hoặc hơn.

Bảng dưới đây cho thấy các giá trị điện cảm ví dụ cho các kiểu kết nối khác nhau để minh họa vì sao việc định tuyến dựa trên mặt phẳng làm thay đổi ràng buộc về vị trí đặt linh kiện.

Vì cặp mặt phẳng giữ điện cảm liên kết ở mức thấp bất kể khoảng cách theo phương ngang giữa tụ decoupling và các chân của bộ xử lý, các tụ được đặt cách vùng BGA vài milimét vẫn có thể cung cấp điện tích hiệu quả trong các sự kiện quá độ. Ràng buộc chi phối không phải là độ gần theo nghĩa tuyệt đối, mà là điện cảm của đường dòng điện, và phương thức cấp nguồn dựa trên mặt phẳng giữ điện cảm đó thấp hơn nhiều so với những gì kết nối định tuyến bằng trace có thể đạt được.

Dù bạn cần xây dựng hệ thống điện tử công suất đáng tin cậy hay các hệ thống số tiên tiến, hãy sử dụng bộ tính năng thiết kế PCB hoàn chỉnh và các công cụ CAD đẳng cấp thế giới của Altium. Altium cung cấp nền tảng phát triển sản phẩm điện tử hàng đầu thế giới, hoàn chỉnh với các công cụ thiết kế PCB tốt nhất trong ngành và các tính năng cộng tác liên ngành dành cho các nhóm thiết kế tiên tiến. Liên hệ với chuyên gia của Altium ngay hôm nay!