Die Verbindung der Massefläche in HDI-Leiterplatten gewährleistet die Signalintegrität.

Highspeed-PCB-Designs erfordern eine Masseanbindung über den gesamten PCB-Lagenaufbau hinweg. Die gebräuchlichste Methode hierfür in einem Standard-Lagenaufbau mit Signalen geringerer Geschwindigkeit ist der Einsatz von Stitching-Vias. Diese Vias verbinden mehrere Masseflächen und Kupferfüllungen im PCB-Lagenaufbau, um entlang eines Low-Speed- oder High-Speed-Routing-Pfads überall eine klare 0-V-Referenz aufrechtzuerhalten.

Doch was passiert bei einem HDI-Design, in dem vertikaler Routing-Platz knapp ist? In HDI-Designs verwenden wir häufig bevorzugt (oder müssen verwenden) Blind- und Buried-Microvias, um Signalverbindungen herzustellen, und dieselbe Tendenz zeigt sich oft auch bei Masseverbindungen. Das kann große Probleme für die Masseanbindung verursachen, wenn sich Highspeed-Signale durch den Lagenstapel bewegen.

Leider gibt es keine gute Möglichkeit, die Art von Masseanbindung, die wir in HDI-Designs benötigen, mit Ihren Designregeln und Constraints zu prüfen. Ein Grund dafür liegt, wie wir sehen werden, in den Pinout-Designs von BGA-Gehäusen. Ich erläutere in diesem Artikel, warum dies zu Signalintegritätsproblemen führt und was Sie dagegen tun können.

Was verursacht eine schlechte Masseanbindung?

Das Problem einer schlechten Masseanbindung entsteht durch den Einsatz von Blind- und Buried-Vias im Fanout-Routing, insbesondere an Massepins im BGA-Fanout-Routing. Aufgrund des Package-Pinouts können die im Fanout verwendeten Vias auf einer Lage enden, die im Lagenaufbau nicht tief genug liegt.

Die folgende Abbildung zeigt ein Beispiel für eine gute Masseanbindung bei einer Stripline-Route, die aus einem BGA herausgeführt wird. In diesem Beispiel endet das äußere GND-Via auf einer GND-Lage oberhalb der Signallage. Der GND-Pin in der inneren Reihe wechselt dann auf die Lage unterhalb des Stripline-Signals. Da das innere GND-Via sowohl die obere als auch die untere GND-Fläche berührt, trägt es dazu bei, dass die Flächenlagen rund um das Stripline-Signal dieselbe 0-V-Referenz beibehalten.

Ideale Masseanbindung in einem HDI-Design: Stitching-Vias können entlang von Signal-Vias verlaufen, um sicherzustellen, dass entlang der Route eine 0-V-Referenz erhalten bleibt.

Der resultierende Rückstrom ist in dieser Situation mit Pfeilen dargestellt. Der Rückstrom bildet die elektromagnetische Randbedingung für das elektromagnetische Feld und definiert die Induktivität entlang dieses Strompfads. Prozessor-Pinouts sind manchmal so aufgebaut, dass die Masseanschlüsse nicht günstig um die Signale angeordnet sind; dadurch kann das automatisierte Fanout keine Situation wie oben dargestellt erzeugen.

In manchen Fällen könnte ein Designer annehmen, dass nur ein Via von L1 nach L2 erforderlich ist, um die erste GND-Fläche auf der inneren Lage zu kontaktieren. Das Ergebnis ist, dass sich der Rückstrom um ein Via ausbildet, das wesentlich weiter vom gerouteten Signal entfernt ist, insbesondere bei Stripline-Routing tiefer in den Innenlagen.

Was genau ist daran problematisch? Es trägt zu zwei Problemen der Signalintegrität bei:

• Lokales Übersprechen durch das Signal
• Simultaneous Switching Noise auf anderen IOs
• Potenzial für messbar höhere abgestrahlte Emissionen

Die Lösung ist nicht optimal, aber einfach: Platzieren Sie ein Stitching-Via direkt neben Signalübergängen. In einem HDI-Design ist es vorzuziehen, ein Through-Hole zu platzieren, um sicherzustellen, dass alle Flächen auf demselben 0-V-Potenzial liegen. Allerdings kann der BGA-Ball-Pitch dies im Fanout-Routing verhindern. Deshalb ist es häufig so, dass wir nur ein Blind-/Buried-Stitching-Via zur Verbindung der Massen bereitstellen können. Im BGA-Fanout-Routing ist dies sogar vorzuziehen, weil das nächstgelegene Through-Hole-Via unter Umständen erst weit entfernt vom Fanout-Bereich zugänglich ist.

Manchmal sind Package-Pinouts furchtbar

Es gibt eine Tatsache, die wir vielleicht nicht gern zugeben, die aber absolut stimmt: Manche Package-Pinouts sind für eine zuverlässige Masseanbindung schlicht furchtbar, und das gilt nicht nur für HDI-Designs. Der Package-Designer betrachtet die Massepins vermutlich nur als den Pfad, über den der Strom den Chip verlässt. Sie sind jedoch weit mehr als das: Massepins mit einer stabilen 0-V-Referenz bilden eine Randbedingung für das elektromagnetische Feld. Deshalb beeinflussen Massepins bei zunehmend höheren Frequenzen das Übersprechen, das Impedanz-Matching von Vias und die Einfügedämpfung im BGA-Fanout-Routing-Bereich stark.

Die folgende Abbildung zeigt das theoretisch ideale Pinout für jedes BGA. Dies ist kein konstruiertes Beispiel, sondern ein reales Pinout für einen Optical-PHY-Chip mit 56G-Datenraten (28 GHz Kanalbandbreite) und 0,8-mm-Pitch. Designs mit höheren Datenraten (112G-PAM4 und 224G-PAM4) gehen bis auf 0,5 mm Pitch herunter, da dies erforderlich ist, um einen übergang mit geringer Dispersion für serielle Highspeed-Signale aufrechtzuerhalten.

56G-phy-ballout.png

Bei 0,8-mm-Pitch und hoher Lagenzahl ist die PCB aufgrund von Einschränkungen bei Vias mit hohem Aspektverhältnis fast immer zu dick, um Through-Hole-Vias für das Fanout-Routing zu verwenden. Daher stapeln wir typischerweise Microvias und wechseln versetzt auf Buried-Vias, um die inneren Signallagen zu erreichen. Im obigen Beispiel stellen die neben den Signal-Vias platzierten Masse-Vias stets sicher, dass die Masseanbindung für Stripline-Routen erhalten bleibt; jede Signalreihe hat hinter sich eine dedizierte Massereihe, die mit beiden Flächen verbunden ist.

Beispiel 1: NRF54LM20A-PAAA

Sehen wir uns nun einige reale Pinouts für HDI-Designs an. Die folgende Abbildung zeigt ein Routing-Beispiel für die Teilenummer NRF54LM20A-PAAA von Nordic Semiconductor. Die Massepins sind mit gelben Umrandungen markiert. Obwohl es sich um ein Fine-Pitch-BGA mit 98 Pins (0,35 mm Pitch) handelt, besitzt es nur 11 Massepins, die spärlich über das Pinout verteilt sind.

Position der GND-Balls in einem NRF54LM20A-PAAA-Gehäuse. Der kleine Pitch (0,35 mm) verhindert den Einsatz standardmäßiger Through-Hole-Vias.

Obwohl das Design einige GND-Pins enthält, die nahe an vielen Signalen liegen, sind diese nur über Blind-Microvias direkt mit der Massefläche auf L2 verbunden. Es gibt 3 nahegelegene GND-Through-Hole-Vias, aber dies sind die einzigen Vias, die in der Nähe der Microvia-Signalübergänge im BGA-Fanout-Bereich mit den Innenlagen verbunden sind.

Dadurch wäre dieses Bauteil im Fanout-Routing-Bereich einem Risiko für Ground-Bounce-Rauschen und Übersprechen ausgesetzt; angesichts der hohen zulässigen Versorgungsspannung und damit der großen Störabstände dieses Bauteils ist das möglicherweise jedoch kein großes Problem. Wenn wir uns jedoch einen anderen Komponententyp ansehen, etwa Highspeed-Speicher, wird deutlich, warum dies ein erhebliches Problem sein kann. Im Idealfall müssten wir zwei Aufgaben erfüllen:

• Zusätzliche GND-Through-Holes um den Rand des BGA hinzufügen
• Interne Stitching-Vias vorsehen, wenn signalführende Übergänge weit von Through-Holes entfernt sind

Ob dies tatsächlich ein großes Problem ist, hängt natürlich von den betreffenden Signalen ab, insbesondere im Hinblick auf EMI durch Via-Übergänge. Die schnellsten Schnittstellen dieses Bauteils sind die USB-Schnittstelle und die SPI-Leitungen; letztere stellen das Interface mit dem größten EMC-Risiko dar (aus den Gründen, die ich hier erläutere). In diesem Fall benötigen die SPI-Leitungen die nächstgelegenen Stitching-Vias, während stärker belastete GPIOs oder I2C-Leitungen oft auch ohne eng benachbarte Stitching-Vias auskommen.

Beispiel 2: Kundenspezifisches DRAM-Modul

Betrachten wir nun ein weiteres Pinout für ein kundenspezifisches DRAM-Modul (DDR4-3200-Speicher) eines großen Halbleiterherstellers. Dieses spezielle Modul ist in Embedded-Computing-Systemen beliebt und bündelt eine hohe Bytelane-Anzahl in einem einzigen Modul. Der Footprint ist unten dargestellt, wobei die GND-Pins hervorgehoben sind.

Footprint eines kundenspezifischen DRAM-Moduls. Die hervorgehobenen Pads zeigen den Massepin.

Wenn Sie für die Verbindungen der Massepins Blind-Vias von L1 nach L2 verwenden, werden Sie im Fanout-Bereich mit Sicherheit Simultaneous Switching Noise und starkes Übersprechen sehen. Jedes Signal, das auf eine innere Signallage (L3, L5 usw.) geführt wird, hat keine nahegelegene Stitching-Via-Verbindung, wenn für die Massepins nur Blind-Vias von L1 nach L2 verwendet werden.

Da diese Komponente in einem nicht JEDEC-konformen Gehäuse ausgeführt ist und keinen standardmäßigen Routing-Kanal enthält, sind mindestens 4 oder 5 Signallagen erforderlich, um das Routing (Punkt-zu-Punkt) zu lösen. Außerdem erfordert die Anordnung der Signale gestapelte Microvias und ein Buried-Via, um alle Signallagen zu erreichen. Es sollte jedoch klar sein, dass die Position der Masseanschlüsse im Pinout dazu führt, dass einige Signale weit von einem Massepin entfernt liegen.

Die Lösung dieses Problems erfordert Folgendes:

• Planung eines Blind-/Buried-Via-Übergangs an allen GND-Pins, um alle GND-Flächen unterhalb des Moduls zu verbinden
• Platzierung zusätzlicher Through-Holes um die Gehäusekontur
• Platzierung interner Buried-Microvias/Buried-Mechanical-Vias für das Stitching von Lage zu Lage

Vergleichen Sie dies nun mit dem typischen JEDEC-standardisierten Gehäuse für einen DDR-Speicher, etwa dem unten gezeigten DDR4-Speicherchip von Micron.

Warum ist bei diesem Gehäuse eher eine bessere Performance hinsichtlich Ground Bounce, Übersprechen und EMI zu erwarten?

• Die Pinzahl sowie die Anzahl der Reihen und Spalten ist geringer, daher ist die Lagenzahl wahrscheinlich niedrig genug, um Through-Holes zu ermöglichen.
• Der Pitch beträgt 0,8 mm und ist damit groß genug, um Through-Holes in Dog-Bone-Fanout oder Via-in-Pad zu ermöglichen.
• Fast alle Highspeed-Signalpins liegen höchstens 1,6 mm (Abstand von 2 Pins) von einem VSS-Pin entfernt.
• Der Routing-Kanal ermöglicht bei Bedarf einige zusätzliche Stitching-Vias, beispielsweise im Bereich A7/A9/A13/A17.

Wenn das Pinout des kundenspezifischen Moduls nur für eine Komponente mit Signalen niedriger Geschwindigkeit verwendet würde, wäre das Design im Hinblick auf Übersprechen, Ground Bounce und EMI wahrscheinlich unkritisch. Diese Komponente enthält jedoch mehrere DDR4-Schnittstellen mit 1600 MHz Taktfrequenz (3200 MT/s Datenrate), was aus Timing-Gründen eine schnelle Flankensteilheit erfordert. Diese deutlich schnellere Flankensteilheit macht die mit unzureichenden GND-Verbindungen auf inneren Signallagen verbundenen SI-, EMI- und Übersprechprobleme wesentlich deutlicher bemerkbar.

Die Lösung: Platzieren Sie die GND-Vias zuerst!

Der größte Fehler, den ein Entwickler bei diesen Designs machen kann, besteht darin, die Vias für die GND-Pins erst nach dem Routen der Signalpins zu platzieren. Wenn Sie die GND-Vias zuerst platzieren, wirken sie als Routing-Einschränkungen für Ihre Signale, und Sie sind gezwungen, diese darum herum zu routen. Dadurch vermeiden Sie jedoch eine wichtige Gruppe von SI-Problemen in einem HDI-Design. Das ist deutlich vorzuziehen, als in einem HDI-Design zunächst alles zu routen und dann festzustellen, dass Sie im Fanout nicht genügend Masse-Vias vorgesehen haben!

Ganz gleich, ob Sie zuverlässige Leistungselektronik oder fortschrittliche digitale Systeme entwickeln müssen: Nutzen Sie Altiums vollständigen Satz an PCB-Design-Funktionen und erstklassigen CAD-Tools. Altium bietet die weltweit führende Plattform für die Entwicklung elektronischer Produkte – mit den besten PCB-Design-Tools der Branche und Funktionen für die fachübergreifende Zusammenarbeit in fortschrittlichen Entwicklungsteams. Kontaktieren Sie noch heute einen Experten bei Altium!