Descripción general del estándar PCIe 6.0

Justo cuando nos estábamos acostumbrando al estándar PCIe 5.0, ¡van y lanzan un nuevo estándar!

Desde que se introdujo PCI Express como sustitución de la especificación PCI original, el consorcio PCI-SIG ha duplicado el ancho de banda aproximadamente cada 3 años. El ritmo de los cambios de rendimiento y los aumentos de ancho de banda se aceleraron repentinamente en la época de PCIe Gen4, con un lapso de tiempo entre los lanzamientos de una generación a la siguiente que actualmente es de alrededor de 2 años. Desde su introducción, PCIe sigue siendo un estándar que permite el acceso de banda ancha a periféricos especializados.

La iteración más reciente de PCIe es Gen6 o PCIe 6.0. El estándar PCIe 6.0 permite duplicar el ancho de banda del canal gracias a la introducción de PAM-4 como método de señalización en canales diferenciales de alta velocidad. Este método de señalización es el primero para PCIe y es un habilitador importante de la velocidad de datos duplicada que vemos en estándar actual. En este artículo, analizaré los puntos importantes del estándar y lo que pueden esperar los diseñadores de PCB al diseñar estos canales.

Información general del estándar PCIe 6.0

Las principales características de rendimiento de los canales PCIe 6.0 se resumen en la siguiente. Estas especificaciones están vigentes a partir de la publicación final del estándar PCIe 6.0 por parte de PCI-SIG en enero de 2022.

PAM-4 e interoperabilidad

Como se indicó anteriormente, el estándar PCIe 6.0 utiliza enlaces PAM-4, mientras que el estándar PCIe 5.0 y las especificaciones anteriores usan NRZ. Aunque los estándares de señalización siguen siendo diferentes, la compatibilidad con versiones anteriores se garantiza a través del dispositivo PCIe 6.0, que opera un enlace PAM-4 con dos niveles de señal efectivos. El cambio a PAM-4 con un filtro FIR de 4 toques o pasos (taps) para la ecualización de retroalimentación distribuida ayuda a la recuperación de la señal en el receptor para ayudar a compensar la pérdida de alta frecuencia con la ganancia CC ajustable.

Corrección de errores de reenvío (FEC)

La transición a la codificación PAM-4 proporciona una BER significativamente más alta en comparación con NRZ. La FEC se utiliza en Gen6 para compensar el mayor valor de BER en los canales enrutados. En el estándar PCIe 6.0, el mecanismo de FEC funciona junto con la comprobación de redundancia cíclica (CRC) con un objetivo de latencia inferior a 2 ns. En comparación, algunos estándares de señalización tienen una latencia de FEC superior a los 100 ns, que no cumple con las demandas de ancho de banda y latencia de la tecnología PCIe.

La FEC con señalización PAM-4 también ayuda a aumentar el alcance de un carril PCIe 6.0 para que sea esencialmente el mismo que el de un carril PCIe 5.0. Esto se debe a que la velocidad de datos en el canal aumenta, pero el ancho de banda de señal (frecuencia Nyquist) no aumenta.

Codificación de unidades de control de flujo (FLIT)

El estándar PCIe 5.0 y generaciones anteriores utilizaban un esquema de reloj integrado con codificación fija de 2 bits. La eficiencia de los paquetes en el estándar PCIe 6.0 es mayor gracias a la eliminación de la codificación 128B/130B y la sobrecarga de los paquetes de la capa de enlace de datos (DLLP). Tanto la FEC como la CRC requieren un tamaño de FLIT fijo para aplicar la corrección de errores, por lo que el estándar PCIe 6.0 utiliza FLIT para simplificar la gestión de datos y la corrección de errores.

Factores que impulsan la adopción del estándar PCIe 6.0

El estándar PCIe 6.0 es una actualización importante del estándar PCIe 5.0, pero no es algo que se encuentre en todos los dispositivos integrados. Solo los sistemas integrados más avanzados requerirán tasas de transferencia de datos de 64 GT/s por carril. El dispositivo integrado de mayor ancho de banda para la fusión de sensores con el que he trabajado funcionaba con canales de 28G y 56G, y estos sistemas son poco comunes fuera de los entornos militares-aeronáuticos y de los centros de datos. Aunque estos tipos de sistemas existen en algunas de las aplicaciones más avanzadas, no son los principales factores que impulsan la necesidad de el estándar PCIe 6.0 en el mercado.

Entonces, ¿qué explica la necesidad de un mayor ancho de banda para llegar a los periféricos? Dos de los principales factores que impulsan esta necesidad se encuentra el entorno informático en los centros de datos modernos, principalmente impulsados por los grandes proveedores de servicios en la nube. Estas son algunas de las aplicaciones principales:

• IA en el centro de datos, que facilita a las aplicaciones web o que sería accesible como servicio mediante dispositivos y aplicaciones integrados.
• Acceso a protocolos de red de mayor ancho de banda (Ethernet de 800G).
• Introducción de SSD, donde se confía en las nuevas generaciones de PCIe para acceder a los recursos de almacenamiento en centros de datos y servidores perimetrales.

Una interfaz PCIe 6.0 de 16x proporcionará una velocidad de datos de 128 GB/s en toda la interfaz; cuando se agrega y se compara con Ethernet de 800G, vemos que la interfaz de 16x puede proporcionar el rendimiento de 800 Gbps necesario para esta norma de red avanzada. Gracias al mecanismo de duplicación del ancho de banda a través de la señalización PAM-4, el diseño de PCB con PCIe 6.0 seguirá muchas de las mismas técnicas de diseño y enrutamiento de PCB de alta velocidad utilizadas con otras normas de alta velocidad.

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