Présentation générale de la norme PCIe 6.0

Alors que vous commenciez à vous habituer à la norme PCIe 5.0, voilà qu'arrive une nouvelle norme !

Depuis que PCI Express a été introduit en remplacement de la spécification PCI d’origine, le consortium PCI-SIG a doublé la bande passante environ tous les 3 ans. La cadence des changements de performance et des augmentations de bande passante s’est accélérée de manière soudaine au moment de la version PCIe Gen4, le délai entre le lancement d’une génération à une autre étant actuellement d’environ 2 ans. Depuis son introduction, PCIe continue d’être une norme permettant un accès haut débit à des périphériques spécialisés.

La dernière itération de PCIe est la Gen6, ou PCIe 6.0. La norme PCIe 6.0 permet de doubler la largeur de bande des canaux grâce à l'introduction de PAM-4 comme méthode de signalisation dans les canaux différentiels à haut débit. Cette méthode de signalisation est une première pour PCIe, et c'est un élément important pour le doublement de débit donné que nous observons dans la norme actuelle. Dans cet article, je vais passer en revue les points importants de la norme et ce à quoi les concepteurs de circuits imprimés peuvent s'attendre lors de la conception de ces canaux.

Présentation de la norme PCIe 6.0

Les principales caractéristiques de performance des canaux PCIe 6.0 sont résumées dans le tableau ci-dessous. Ces spécifications sont à jour au moment de la publication finale de la norme PCIe 6.0 par PCI-SIG en janvier 2022.

PAM-4 et interopérabilité

Comme indiqué ci-dessus, la norme PCIe 6.0 utilise des liens PAM-4, tandis que la norme PCIe 5.0 et les précédentes, utilisent les spécifications NRZ. Bien que les normes de signalisation soient toujours différentes, la rétrocompatibilité est assurée par le périphérique PCIe 6.0 qui utilise une liaison PAM-4 avec deux niveaux de signal effectifs.

Le passage à PAM-4 avec un filtre FIR à 4 prises pour l'égalisation à rétroaction distribuée facilite la récupération du signal au niveau du récepteur pour aider à compenser la perte en haute fréquence avec un gain CC réglable.

Correction d'erreurs sans voie de retour (FEC)

Le passage à l’encodage PAM-4 permet d’obtenir un taux d’erreur (BER) nettement plus élevé par rapport à NRZ. La FEC est utilisé dans Gen6 pour compenser le BER plus élevé dans les canaux routés.

Dans la norme PCIe 6.0, le mécanisme FEC fonctionne conjointement avec le contrôle de redondance cyclique (CRC) avec une cible de latence inférieure à 2 ns. À titre de comparaison, certaines normes de signalisation présentent une latence FEC supérieure à 100 ns, qui ne répond pas aux exigences de bande passante et de latence de la technologie PCIe.

La FEC avec signalisation PAM-4 permet également d'augmenter la portée d'une piste PCIe 6.0 afin qu'elle soit essentiellement la même qu'une PCIe 5.0. En effet, le débit de données dans le canal est augmenté, mais la bande passante du signal (fréquence de Nyquist) n'augmente pas.

Encodage FLIT (unité de contrôle du débit)

La norme PCIe 5.0 et les précédentes utilisaient un schéma d’horloge intégré avec un codage fixe de 2 bits. L'efficacité des paquets dans la norme PCIe 6.0 est supérieure grâce à l'élimination du codage 128B/130B et de la surcharge associés aux paquets de couches de liaison de données (DLLP). La FEC et la CRC requièrent toutes deux une taille FLIT fixe pour appliquer la correction des erreurs. Ainsi, PCIe 6.0 utilise FLIT pour simplifier la gestion des données et la correction des erreurs.

Les facteurs qui favorisent l’adoption de la norme PCIe 6.0

La norme PCIe 6.0 est une mise à niveau majeure de PCIe 5.0, mais ce n’est pas quelque chose que vous trouverez dans tous les appareils embarqués. Seuls les systèmes embarqués les plus avancés auront besoin de taux de transfert de données de 64 GT/s par piste.

Le dispositif embarqué à bande passante la plus élevée avec lequel j’ai jamais travaillé pour la fusion de capteurs fonctionnait avec des canaux 28G et 56G, et ces systèmes sont rares en dehors des environnements militaires et aéronautiques et des centres de données. Bien que l’on utilise ce type de systèmes dans des applications très avancées, ce ne sont pas les principaux facteurs à l’origine du besoin de PCIe 6.0 sur le marché.

Alors, qu’est-ce qui explique le besoin d’une bande passante plus large pour atteindre les périphériques ? Parmi les principaux facteurs à l’origine de ce besoin, on trouve l’environnement informatique des centres de données modernes, principalement contrôlés par les grands fournisseurs de services cloud. Parmi les principales applications, on trouve :

• L'intelligence artificielle dans le centre de données, qui facilite les applications Web ou qui serait accessible en tant que service par des appareils et des applications embarqués
• L’accès aux protocoles réseau utilisant la bande passante la plus large (Ethernet 800G)
• L'introduction de disques SSD, impliquant le recours à de nouvelles générations de PCIe pour accéder aux ressources de stockage dans les centres de données et les serveurs périphériques

Une interface PCIe 6.0 16x fournira un débit de 128 Gb/s sur l'ensemble de l'interface ; lorsqu'elle est agrégée et comparée à l'Ethernet 800G, nous constatons que l'interface 16x peut fournir le débit de 800 Gb/s nécessaire à cette norme de réseau avancée.

Grâce au mécanisme de doublage de la bande passante par la signalisation PAM-4, la conception des circuits imprimés avec PCIe 6.0 suivra la plupart des techniques de conception et de routage des PCB à haute vitesse utilisées avec d'autres normes à haute vitesse.

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