신호 무결성 문제를 최소화하기 위한 접지 바운스 감소 기술

학창 시절 농구부에서 활약한 아버지와 달리 저는 시험 삼아 농구를 해볼 때조차 공을 거의 튕기지도 못했습니다. 결국 제가 운동을 시작하기도 전에 그만둔 건 당연한 일이었죠. 이렇게 NBA 선수가 되겠다는 꿈은 물거품이 되었지만, 나중에 무술을 향한 열정을 발견하게 되었습니다. 저는 농구공은 잘 다루지 못했지만, 무술에서는 적어도 앞꿈치를 튕겨 상대방에게 명중시킬 수 있었습니다.

농구공을 튕기지 못하는 것은 그럴 수도 있는 문제지만, 전자 장치의 접지 바운스를 이해하지 못하면 회로에 큰 문제가 생길 수 있습니다. 유능한 PCB 레이아웃 엔지니어로서 두각을 나타내려면 접지 바운스가 회로 및 신호 무결성에 미치는 영향에 대해 잘 알고 있어야 합니다. 접지 바운스 감소 기술을 고려하면 설계 전반에 걸쳐 PCB 신호 무결성의 접지 바운스를 최소화할 수 있습니다.

접지 바운스란 무엇인가요?

접지 바운스를 이해하려면 집적 회로(IC)의 핵심을 형성하는 슬립 트랜지스터와 접지 핀의 기초를 자세히 알아볼 필요가 있습니다. 아래 이미지는 마이크로컨트롤러 및 랜덤 액세스 메모리(RAM)와 같이 IC의 일반적인 I/O를 형성하는 CMOS 버퍼 회로를 보여줍니다.

PCB의 접지 바운스 노이즈는 측정하기 어려운 문제이며, 전력 게이팅 및 신호 무결성에 미치는 영향은 PCB의 트레이스 임피던스 및 PDN 임피던스와 관련이 있습니다. 대부분의 고속 설계에서 드라이버 회로의 출력 핀은 일반적으로 일부 입력 커패시턴스를 갖는 부하에 연결됩니다. 출력 핀이 논리 회로 '1'로 지정되면 부하의 기생 용량이 VCC로 완전히 충전됩니다. 출력 버퍼 회로가 논리 '0'으로 꺼지면 정전 용량 부하가 방전되어 드라이버에 다시 전류가 유입되고, 이 빠른 전류 유입은 드라이버의 접지 핀을 통해 흐릅니다.

이상적인 상황에서는 IC 패키지와 기판의 접지가 동일한 전압으로 유지됩니다. 그러나 실제 설계에서는 본드 와이어, 리드 프레임과 PDN의 기생 인덕턴스로 인해 다이 접지와 기판 접지 사이에 기생 인덕턴스가 일부 존재합니다. 위 회로도에 표시된 것처럼 이러한 요소의 총 패키지 인덕턴스는 일련의 인덕터 세트로 모델링할 수 있습니다.

본드 와이어/리드 프레임/PDN의 인덕턴스를 통해 전류가 흐르면 다이 접지와 기판 접지 사이에 역방향 EMF가 형성됩니다. 이로 인해 다이 접지와 기판 접지가 순간적으로 서로 다른 전압 수준에 있는 현상이 발생하여 접지 바운싱 노이즈가 발생합니다. 이러한 형성은 IC 패키지/다이에 발생한 이러한 요소들과 기생 전류의 DC 저항으로 인해 감쇠됩니다. 이러한 기생 전류와 트레이스의 배열이 일부 정의된 임피던스와 공진 주파수와 동등한 RLC 회로를 형성한다는 점을 이해하면 이것이 신호 동작에 어떤 영향을 미치는지 정확히 이해할 수 있습니다.

PCB의 접지 바운스가 회로 및 신호에 미치는 영향

PCB의 접지 바운스가 최소화되면 다이 접지 또는 신호 동작에 지장을 주지 않을 수 있습니다. 물론 여전히 발생하지만 눈에 띄지 않을 정도로 작을 수 있습니다. 그러나 접지 바운스에 의해 생성된 역 EMF가 큰 경우, 특히 여러 출력이 동시에 스위칭되는 경우 장치의 접지 수준은 IC의 다른 핀 그룹에 영향을 줄 수 있는 수준으로 상승합니다.

구동 부품과 정전 용량 부하를 연결하는 트레이스를 살펴보면, 트레이스 인덕턴스와 커패시턴스는 접지 바운스가 신호에 영향을 미치는 방식에도 영향을 미칩니다. 모든 트레이스에는 기생 커패시턴스와 인덕턴스로 인해 어느 정도 임피던스가 있다는 점을 기억하세요. 실제 트레이스에는 이러한 기생 전류가 있으므로 트레이스, 드라이버 접지 핀의 인덕턴스 및 부하 커패시턴스에 의해 형성된 집중 RLC 네트워크에 포함해야 합니다.

다이 상의 레벨 시프트

예를 들어 접지 바운스가 발생하는 마이크로 컨트롤러의 경우, 접지 전위가 이동하여 전원 레일과 접지 사이에서 측정된 전압이 접지 바운스가 없는 경우보다 1.5V 더 높을 수 있습니다. 즉, 전원 레일과 다이 접지 사이의 전위차는 전원 레일과 기판 접지 사이에서 측정된 전위보다 1.5V 더 높습니다. 이를 표현하는 또 다른 방법은 다이 접지와 PCB 접지면 사이에 순간적인 1.5V 전위가 있다는 것입니다(즉, 드라이버의 접지 핀에서 측정됨).

이 예시에서 마이크로 컨트롤러에 연결된 3.3V에서 작동하는 논리 IC는 장치 접지의 전위 수준이 이동되어 1.5V 논리 '낮음' 신호를 수신하므로 논리 '0' 신호를 '1'로 해석할 수 있습니다. 이 예를 계속 살펴보면, 접지 바운스가 발생하는 장치는 입력 전압 수준이 다이 접지에 대해 표시되므로 다른 부품의 입력도 잘못 읽을 수 있습니다. 예를 들어, 다이 접지의 상승으로 인해 입력 핀의 전압이 3.3V가 아닌 1.8V이기 때문에 논리 '높음' 신호가 '낮음'으로 잘못 해석될 수 있습니다. 이는 최소 논리 고전압인 2.31V보다 낮습니다.

접지 바운스의 효과는 모든 출력이 동시에 낮게 도출될 때 최악입니다(위 이미지 참고). 이럴 때는 다이 접지의 전압 차이가 급격하게 증가합니다. 또한 이 레벨 시프트는 RLC 네트워크에서 빠르게 상승하는 신호처럼 작용하여 특정 조건에서 감쇠가 부족한 과도 진동을 나타낼 수 있습니다.

레벨 시프트 시 진동

다이 접지의 레벨 시프트는 영원히 지속되지 않으며, 다이 접지와 PCB 접지 사이의 전위차는 결국 0으로 떨어집니다. 트레이스와 부하는 약간의 기생 커패시턴스를 제공하기 때문에 이 레벨 시프트는 RLC 회로에서 관찰하는 것처럼 감쇠된 진동을 나타낼 수 있습니다. 이러한 진동은 전류 루프의 총 저항에 따라 다양한 수준의 감쇠를 나타낼 수 있습니다. 다이 접지에 진동이 있는 경우 이 진동이 출력 신호에 겹쳐져 일시적인 링잉 현상이 발생합니다. 아래 이미지는 접지 바운스로 인한 과소 감쇠된 과도 진동을 보여줍니다.

불완전한 상황에서는 드라이버의 출력 임피던스가 0이고, 부하 입력 임피던스는 무한대이며, 트레이스에서 생성된 모든 과도 현상은 감쇠가 0입니다. 실제 상황에서는 드라이버를 통한 DC 컨덕턴스와 LOW 및 HIGH 상태의 임피던스로 인해 감쇠가 0이 아닙니다. 감쇠는 (R/2L)과 같으며, 여기서 R은 소모 전류 루프 주변의 총 저항이고 L은 소모 전류를 포함하는 회로의 집중 동등 인덕턴스입니다.

트레이스 인덕턴스가 충분히 낮으면 감쇠 상수가 커지고 접지 바운스 진동이 빠르게 감쇠됩니다. 집중 트레이스 인덕턴스가 충분히 낮고 집중 커패시턴스가 충분히 큰 경우, 접지 바운스로 인한 과도 전류가 과도하게 감쇠될 수 있습니다. 이는 DDR 채널이 인덕턴스가 낮기 때문에 약간 낮은 트레이스 임피던스(40Ω 단일 종단 임피던스)를 선택하는 여러 가지 이유 중 하나입니다. 입력 커패시턴스가 높은 정전 용량 부하는 더 큰 감쇠를 가지며, 이는 고속 PCB 설계에서 문제가 됩니다. 에지 속도가 빠른 부품은 입력 커패시턴스가 낮고 접지 바운스 문제가 더 많이 발생하는 경향이 있습니다.

PCB에서 접지 바운스를 줄이기 위한 팁

PCB에서 접지 바운스의 영향을 줄이는 가장 쉬운 방법은 영향을 받는 부품 가까이에 바이패스 커패시터를 배치하는 것입니다. 물리적으로 바이패스 커패시터는 전원 레일을 기준으로 측정한 다이 접지 전위의 변화를 보상하는 배터리 같은 역할을 합니다. 또한 바이패스 커패시터는 드라이버가 전환할 때 방전 부하 커패시턴스에서 전류를 일부 받아들입니다. 접지 트레이스의 총 인덕턴스를 최소화하려면 바이패스 커패시터를 부품의 VCC 핀에 최대한 가깝게 배치하는 것이 중요합니다. 두 개의 비아를 통해 커패시터를 접지판에 연결된 패드에 배치하는 것도 적절한 방법입니다. 그러면 PCB 접지면에 더 낮은 인덕턴스 경로를 제공할 수 있습니다.

저항기를 출력 부하와 직렬로 배치하는 것도 저임피던스 드라이버와 함께 사용되는 표준적인 전략입니다. 트레이스가 전송 회선처럼 작동할 만큼 긴 경우, I/O에 온 다이 종단이 적용되지 않는다고 가정하면 소스 쪽에서 임피던스 매칭을 제공하기 위해 이 작업을 해야 할 수도 있습니다. 어쨌든 표준 신호 프로토콜(DDR 등)은 이를 수행할 것입니다. 이렇게 하면 드라이버의 출력 신호에 보이는 감쇠 상수가 증가해 신호 변화의 과도 상승 시간이 느려지고 과도 진동이 과잉 감쇠 영역으로 진입할 수 있습니다. 이는 보통 RAM 칩의 어드레스 버스처럼 출력이 아직 수신기 설정 시간(해당하는 경우) 내에 있을 때만 해당됩니다.

일반적으로 RESET, CHIP SELECT, SET 등 결함에 민감한 신호를 접지 바운스 문제가 발생하기 쉬운 동일한 논리 IC에 배치하지 않는 것이 좋습니다. 전반적으로 GND 핀에 더 가까운 출력 핀에는 접지 바운스로 인해 더 작은 레벨 시프트와 더 약한 진동이 발생합니다.

접지 바운스를 낮춰 기판 설계

궁극적으로 바이패스 커패시터를 배치하고 트레이스 폭을 적절히 설계하는 것은 다양한 설계에 적용할 수 있는 효과적인 방법입니다. 이를 올바르게 수행하면 임피던스 매칭과 신호 무결성을 동시에 보장할 수 있습니다. 또한 낮은 임피던스 PDN은 고속 PCB 설계에서 발생하는 접지 바운스 및 기타 전력 무결성 문제를 줄여주기도 합니다. 설계 전반에서 제어되지 않은 전압 강하를 최소화하고 기타 잠재적인 전력 손실 문제를 발견하려면 Altium Designer를 사용하여 PCB를 정확하게 설계해 보세요.

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