シグナルインテグリティーの問題を最小限に抑えるグランドバウンス低減方法

学生時代にバスケットボールチームで活躍した父とは異なり、私は入団テスト中、ボールをほとんどバウンドできませんでした。言うまでもなく、私はスポーツを始める前にやめてしまいました。NBAプロになるという夢は打ち砕かれましたが、その後、格闘技への情熱を見出しました。私はバスケットボールをうまく扱うことはできませんでしたが、少なくとも格闘技では足の甲で相手を跳ね返して（バウンスして）対抗することができました。

バスケットボールをバウンドできなくても大きな問題にはなりませんが、電子機器のグランドバウンスを理解していないと、回路にとって大きな問題になりかねません。信頼できるPCBレイアウトエンジニアとして優れた能力を発揮するには、回路およびシグナルインテグリティーへのグランドバウンスの影響に関する知識が必要です。グランドバウンス低減技術を考慮すれば、設計全体でPCBのシグナルインテグリティーのグランドバウンスを最小限に抑えることができます。

グランドバウンスとは

グランドバウンスを理解するには、集積回路（IC）の中核を形成するスリープトランジスタとGNDピンの基本を詳しく理解する必要があります。下図は、マイクロコントローラーやランダムアクセスメモリ（RAM）などのICの典型的なI/Oを形成するCMOSバッファ回路を示しています。

PCB内のグランドバウンスノイズは測定が難しい問題であり、これがパワーゲーティングとシグナルインテグリティーに与える影響は、PCBのトレースインピーダンスとPDNインピーダンスに関連しています。ほとんどの高速設計では、ドライバー回路の出力ピンは通常、ある程度の入力容量を持つ負荷に接続されます。出力ピンが論理回路「1」にアサートされると、負荷の寄生容量はVCCまで完全に充電されます。出力バッファ回路がオフになって論理「0」になると、容量性負荷が放電して、ドライバーに突入電流が戻ります。この急速な電流はドライバーのグランドピンを流れます。

理想的な状況では、ICパッケージと基板の接地は同じ電圧に保たれます。ただし、現実の設計では、ボンドワイヤ、リードフレーム、PDNの寄生インダクタンスにより、ダイグランドと基板グランドの間にある程度の寄生インダクタンスが存在します。これらの素子からのパッケージの総インダクタンスは、上記の回路図に示すように、一連の直列コイルとしてモデル化できます。

電流がボンドワイヤ/リードフレーム/PDN上のインダクタンスを駆け抜けると、ダイグランドと基板グランドの間に逆起電力が蓄積します。これにより、ダイグランドと基板グランドの電圧レベルが瞬間的に異なる現象が生じ、グランドバウンスノイズが発生します。この蓄積は、これらの要素のDC抵抗とICパッケージ/ダイの寄生によって減衰されます。寄生とトレースのこの配置が、定義されたインピーダンスと共振周波数を持つ等価RLC回路を形成しているということを理解すると、これが信号の動作にどのように影響するかを正確に理解できます。

PCBのグランドバウンスが回路と信号に与える影響

PCB内のグランドバウンスが最小限であれば、ダイグランドや信号の動作に混乱を引き起こすことはありません。グランドバウンスは引き続き発生しますが、気付かれないほど小さいかもしれません。ただし、グランドバウンスによって生成される逆起電力が大きい場合、特に複数の出力が同時に切り替えられる場合、デバイスのグランドレベルは、ICの他のピングループに影響しうるレベルにまで上昇します。

駆動コンポーネントを容量性負荷に接続するトレースを見ると、トレースのインダクタンスと静電容量も、グランドバウンスによる信号への影響に影響を与えます。すべてのトレースには、寄生容量とインダクタンスにより、ある程度のインピーダンスがあることに留意してください。実際のトレースにはこれらの寄生があるため、トレース、ドライバーのGNDピンのインダクタンス、および負荷容量によって形成される集中RLCネットワークにこれらを含める必要があります。

ダイ上のレベルシフト

たとえば、グランドバウンスが発生するマイクロコントローラーでは、パワーレールと接地間で測定された電圧が、グランドバウンスがない場合よりも1.5V高くなるようにグランド電位がシフトする場合があります。つまり、パワーレールとダイグランドの電位差は、パワーレールと基板グランド間で測定された電位よりも1.5V高くなります。別の言い方をすれば、ダイグランドとPCBのGNDプレーンの間には瞬間的な1.5Vの電位があります（つまり、ドライバーのGNDピンの両端で測定）。

この例では、マイクロコントローラーに接続された3.3Vで動作する論理ICは、デバイスの接地の電位レベルがシフトしたために1.5Vの論理「低」信号を受信しているため、論理「0」信号を「1」と解釈する場合があります。この例を続けて説明すると、入力電圧レベルはダイグランドを基準にして見られるため、グランドバウンスが発生しているデバイスは他のコンポーネントからの入力を誤って読み取る可能性もあります。たとえば、論理「高」信号が「低」と誤って解釈されるのは、ダイグランドの上昇により、入力ピンの電圧が3.3Vではなく1.8Vになるためです。これは、最小論理高電圧の2.31Vを下回ります。

グランドバウンスの影響は、すべての出力が同時に低になると最悪になります（上の画像を参照）。このとき、ダイグランドの電圧差が大幅に増加します。さらに、このレベルシフトはRLCネットワークで急な立ち上がり信号のように機能し、特定の条件下では減衰不足の過渡発振を示す可能性があります。

レベルシフト時の発振

ダイグランドのレベルシフトは永久に持続するわけではなく、ダイグランドとPCBグランドの電位差は最終的にゼロに戻ります。トレースと負荷から寄生容量が生じるため、このレベルシフトは、RLC回路で見られるのと同じように減衰発振を示す可能性があります。これらの発振は、電流ループ内の総抵抗に応じてさまざまなレベルの減衰を示すことがあります。ダイグランドに発振があると、この発振が出力信号に重畳され、過渡リンギング現象が発生します。下の画像は、グランドバウンスによるこのような減衰不足の過渡発振を示しています。

不完全な状況では、ドライバーの出力インピーダンスはゼロで、負荷入力インピーダンスは無限大で、トレースに発生する過渡現象の減衰はゼロになります。実際の状況では、ドライバーを通る直流伝導と、LOW状態とHIGH状態でのインピーダンスにより、減衰はゼロ以外になります。減衰（R/2L）と等しく、Rはシンク電流ループ周辺の総抵抗、Lはシンク電流を含む回路の集中等価インダクタンスです。

トレースインダクタンスが十分に低い場合、減衰定数は大きくなり、グランドバウンス発振はすぐに減衰します。集中トレースインダクタンスが十分に低く、集中容量が十分に大きい場合、グランドバウンスによる過渡現象が過剰に減衰される可能性があります。DDRチャネルのインダクタンスは低いため、これは、わずかに低いトレースインピーダンス（40Ωのシングルエンドインピーダンス）を選択する多くの理由の1つになっています。入力容量が大きい容量性負荷は減衰が大きくなり、高速PCB設計では問題になります。エッジレートが速いコンポーネントは入力容量が小さくなり、グランドバウンスの問題が多くなる傾向があります。

PCBのグランドバウンスを低減するためのヒント

PCB内のグランドバウンスの影響を軽減する最も簡単な方法は、影響を受けるコンポーネントの近くにバイパスコンデンサーを配置することです。バイパスコンデンサーは、物理的には、パワーレールに対して測定されたダイのGND電位の変化を補償するバッテリーのように機能します。バイパスコンデンサーは、ドライバーが切り替わるときに、放電負荷容量からある程度の電流も受け入れます。グランド配線の合計インダクタンスを最小限に抑えるために、バイパスコンデンサーをコンポーネントのVCCピンのできるだけ近くに配置することが重要です。2 つのビアを介してグランドプレーンに接続されたパッドにコンデンサーを配置することも適切です。これにより、PCBグランドプレーンへのインダクタンスパスが低くなります。

抵抗を出力負荷と直列に配置することも、低インピーダンスドライバーで使われる標準的な方法です。トレースが伝送線路のように機能するほど長い場合、I/Oにオンダイ終端が適用されていないのであれば、ソース側でインピーダンス整合を取るために、最終的に適用する必要があるかもしれません。標準的な信号プロトコル（DDRなど）は、いずれにしてもそうします。これにより、ドライバーからの出力信号に見られる減衰定数が増加し、変化する信号の過渡立上り時間が遅くなり、過渡発振が過減衰状態になる可能性があります。これは通常、RAMチップのアドレスバスなど、出力がまだレシーバーのセットアップ時間（該当する場合）内にある場合にのみ生じます。

原則として、RESET、CHIP SELECT、SETなどグリッチの影響を受けやすい信号を、グランドバウンスの問題が発生しやすい同じ論理ICに配置することは避けてください。全体として、GNDピンに近い出力ピンでは、グランドバウンスによるレベルシフトが小さくなり、発振が弱くなります。

グランドバウンスを低減する基板の設計

最終的には、バイパスコンデンサーを配置し、トレース幅を適切に設計することが、幅広い設計に適用できる有効な方法です。適切に行えば、インピーダンス整合とシグナルインテグリティーを同時に確保できます。低インピーダンスPDNは、高速PCB設計で発生するグランドバウンスやその他のパワーインテグリティーの問題も軽減します。設計全体で制御されていない電圧降下を最小限に抑え、その他の潜在的な電力損失の問題を明らかにするには、Altium Designerを使用してPCBを正確に設計してみてください。

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