PCB 신호: 고속 PCB 설계의 주요 요소

• 문제 이해하기
  • 어느 정도 길이가 긴 길이인가?
  • 임피던스 일치시키기
  • 리턴 에너지는 어디로 흐를까요?
  • 차동 쌍
  • 비아
  • 크로스토크
  • 도달 및 왜곡 시간 관리하기
  • 기판
    • 재료
    • 레이어
    • 가능한 레이어 스택업
       

문제 이해하기

이 문서에서는 고속 설계의 주요 요소를 소개한 후 Altium Designer에서 각 요소를 처리하는 방법을 논의하겠습니다. 이 문서에서는 고속 설계에 대한 완벽한 논의를 제시하지 않습니다. 이에 대해서는 훌륭한 참고 문헌과 서적을 저술할 정도로 경험이 풍부하고 학구적인 설계자와 엔지니어가 이미 많이 있기 때문입니다. 이 문서에서 다룬 연구에 사용된 문헌과 해당 저자에 대한 링크를 보려면 참조 섹션을 확인하세요.

PCB 설계를 고속 설계로 만드는 요소는 정확히 무엇일까요? 물론 어떤 일이 빠르게 이루어지는 것과 관련이 있겠지만, 이는 기판에서 사용되는 클록 속도에 관한 것만은 아닙니다. 설계는 빠른 에지를 갖춘 장치, 즉 신호가 경로를 따라 이동하여 대상 핀에 도달하기 전에 전환이 완료될 정도로 빠르게 상태를 전환하는 장치를 포함할 때 고속 설계가 됩니다. 이 경우 신호는 소스 핀으로 다시 반사되어 기존 신호 데이터를 저하시키거나 파괴할 수 있습니다. 또한 빠른 에지를 갖춘 신호는 경로에서 퍼져 인접 경로에 결합되거나 더 멀리 퍼져 전자기 간섭(EMI)이 되어 제품이 필수 방사 표준을 충족하지 못하게 만들 수 있습니다.

신호가 빠른 에지를 갖추고 있는 경우 라우팅을 통해 에너지 이동 방법을 변경합니다. 물처럼 이동하는 파이프처럼 라우팅을 통해 흐르는 에너지를 느리게 조정하여 에지 속도가 느린 회로로 만들 수도 있습니다.물이 파이프를 통해 이동할 때는 마찰로 인해 일부 에너지가 손실되기도 하지만 기본적으로는 대부분의 에너지가 다른 쪽 끝에 도착합니다. DC 또는 낮은 전환 주파수 회로의 경우 경로의 저항을 계산하여 그 과정에서 손실되는 에너지의 양이 회로 성능에 영향을 미치지 않도록 할 수 있습니다.

고속 설계에서는 이동이 그렇게 간단하지 않습니다. 고속 전환 신호에서는 에너지가 라우팅 구리를 통해 전자로 흐를 뿐만 아니라 해당 에너지의 일부 또한 라우팅 구리 주위에서 전자기 에너지로 이동하기 때문입니다. 이제 더 이상 전자에 대한 구리 경로를 설계하는 것이 아닙니다. 인쇄 회로 기판에 포함된 일련의 전송 회선을 설계하는 것이죠.

어느 정도 길이가 긴 길이인가?

에지의 전환 속도가 증가함에 따라 경로를 통해 이동하는 에너지는 다른 양상을 보입니다. 더 이상 파이프를 통과하는 물처럼 이동하지 않죠. 대신 대부분의 에너지가 경로의 표면 가까이에 집중되고(표피 효과) 약간의 에너지만이 실제로 전자기 복사로 이동합니다. 이 전자기 에너지는 실제 도체를 통해 이동하지 않고 경로 주위의 재료를 통해 이동합니다. 에너지가 이런 식으로 이동하면 발을 물속에서 끌고 다니는 것처럼 신호가 실제로 느려집니다. 이제 신호가 얼마나 빨리 이동하고  도착이 얼마나 지연되는지는 경로 주위 재료의 속성에 의해 좌우됩니다.

그렇다면 신호가 경로를 따라 대상 핀까지 전파되는 데 걸리는 시간이 문제가 되는 건 어느 시점일까요? 신호가 대상 입력 핀에 도착하면 신호의 일부 에너지가 벽에 부딪히는 파도처럼 소스 핀 쪽으로 다시 반사됩니다. 기존 신호 에지가 아직 전환되는 중일 때 이렇게 반사된 에너지가 소스 핀에 다시 도착한다면 기존 신호는 전환이 완료될 때 반사를 휩쓸 정도로 강할 것이며 신호는 정상일 것입니다. 하지만 마치 협곡에 울리는 메아리처럼 반사된 에너지가 다시 도착하기 전에 에지 전환이 완료된다면, 반사된 에너지가 기존 신호를 너무 많이 바꿔서 협곡에 실제로 울린 소리가 무엇이었는지 알아낼 수 없게 될 것입니다.

즉, 이 왕복 길이에 따른 이동 시간이 신호의 상승 시간과 같거나 그보다 더 길다면 해당 신호의 무결성이 불확실하여 이 때 필요한 설계가 고속 설계인 것입니다. 해당 경로의 길이는 임계 길이라고 합니다. 이보다 짧은 경로는 신호 무결성 문제를 겪지 않지만 이보다 긴 경로는 해당 문제를 겪을 수 있습니다.

설계를 분석하기 위해 자주 사용되는 일반적인 경험 법칙은 경로가 상승 시간의 ¹/₃보다 길면 반사가 발생할 수 있음을 나타내는 '¹/₃ 상승 시간 규칙'입니다. 예를 들어 소스 핀의 상승 시간이 1ns인 경우 0.33ns(FR4에서 약 5cm)보다 긴 경로는 전송 회선으로 간주되어야 하므로 신호 무결성 문제를 겪을 수 있습니다.

FR4의 유전율 ε_R을 4라고 가정하면 FR4의 신호 속도는 다음과 같이 주어집니다.

V_p(FR4) = (299.792458 / √4)mm/ns

              =149.89mm/ns(약 6in/ns)

FR4의 경우 전송 회선 효과를 고려해야 하는 경로 길이는 다음과 같이 계산할 수 있습니다.

L_R ≥ T_R × 49.965mm

T_R = 1nS인 경우

L_R ≈ 50mm(2 inch)

T_R = 100pS인 경우

L_R ≈ 5mm(0.2 inch). 신호가 이러한 속도로 전환되는 기판에서는 대부분의 경로가 전송 회선이 됩니다.

임피던스 일치시키기

모든 경로를 임계 길이보다 짧게 만들 수는 없습니다. 신호에 인코딩된 정보가 올바르게 수신되고 반사에 휩쓸리지 않도록 하려면 어떻게 해야 할까요? 바로 다시 반사되는 에너지의 양을 최소화하면 됩니다. 대상 입력 핀에 도착하는 모든 에너지가 해당 컴포넌트를 통과하고 다시 반사되지 않는 것이 가장 좋습니다. 그러려면 어떻게 해야 할까요?

반사를 방지하려면 경로를 전송 회선인 것처럼 여기고 설계해야 합니다. 왜 그럴까요? 전송 회선은 자체 임피던스와 동일한 임피던스로 종결될 때 에너지가 반사되지 않는 식으로 특수하게 동작하기 때문입니다. 이제 임계 길이보다 긴 경로는 전송 회선으로 라우팅하여 처리하면 됩니다. 즉, 특정 임피던스를 갖도록 라우팅한 후 동일한 임피던스로 종결하면 됩니다.

라우팅의 임피던스는 라우팅의 치수(파이프의 폭과 높이)와 주위 재료(주위 공기나 유전체 레이어)의 속성 및 치수에 의해 정의됩니다. 전송 회선으로 작용하려면 신호 레이어에 인접한 레이어가 평면 레이어여야 합니다. 레이어 스택에서 레이어를 신중하게 배열하고 치수와 속성을 계산하면 라우팅에 대한 특정 임피던스를 얻을 수 있습니다. 라우팅에 대한 이러한 접근 방식을 제어된 임피던스 라우팅이라고 합니다. 이 방식을 사용하면 목표 임피던스가 일정하게 유지되며, 이를 달성하기 위해 재료의 치수와 속성이 선택 및 조정됩니다.

제어된 임피던스 PCB는 라우팅만으로 달성할 수 없습니다. 라우팅의 임피던스를 제어하고 해당 임피던스를 네트의 핀과 일치시켜야 합니다. 이 일치를 달성하려면 종단 컴포넌트를 추가해야 하는 경우가 많습니다. 종단은 소스 핀 또는 대상 핀 가까이에 추가할 수 있습니다. 고속 네트에 종결이 필요한 경우 좋은 해결 방법은 신호 무결성 시뮬레이터로 설계를 분석하는 것입니다. 컴포넌트의 동작과 상호 작용을 모델링 및 시뮬레이션하는 회로 시뮬레이터와 달리, 신호 무결성 시뮬레이터는 라우팅 동작 및 해당 동작과 컴포넌트 핀의 상호 작용을 모델링합니다. 신호 무결성 시뮬레이션의 경우에는 컴포넌트가 핀의 I/O 특성에 관해서만 모델링됩니다.

신호 무결성 분석 도구는 다음을 수행해야 합니다.

• 허용할 수 없는 수준의 반사(링잉)가 있을 수 있는 네트 식별하기
• 잠재적 수준의 신호 반사 및 크로스토크를 파형으로 예측하기
• 잠재적 종단 컴포넌트의 가상 분석을 허용하고 적합한 종단 컴포넌트를 선택하도록 돕기

네트의 동작이 다양한 종단 값에 걸쳐 펼쳐지는 모습을 나타내는 오버레이된 파형입니다. 왼쪽은 종결되어 있지 않으며, 오른쪽은 이론적 40Ω 직렬 터미네이터가 사용되고 있습니다.

리턴 에너지는 어디로 흐를까요?

잠깐만요. 아직 더 있습니다. (마치 무어의 법칙처럼 늘어나죠?) 전기 에너지는 폐쇄형 루프가 있을 때만 흐르기 때문에 신호 경로를 따라 흘러나오는 에너지에는 복귀 경로도 있어야 합니다. 이 복귀 경로는 보통 설계의 모든 신호에 대해 복귀 경로를 제공해야 하는 접지 라우팅에 의해 제공됩니다. 빠른 전환 에지를 갖춘 신호에서 발생하는 재미있는 현상은 신호의 반환 에너지가 신호가 기판을 이동할 때와 똑같은 경로를 따라 되돌아오기를 원한다는 것입니다. 왜 그럴까요? 그 경로가 바로 해당 신호에 대한 최소 임피던스 경로이기 때문입니다. 반환 에너지는 대상 컴포넌트에서 소스 컴포넌트로 돌아오는 최단 거리로 흐를 수도 있지만 해당 경로로 흐르지 않습니다.

고속 신호가 평면의 구멍을 가로지르면 루프가 생성되어 해당 신호가 EMI를 생성하게 됩니다.

따라서 신호의 라우팅 경로를 고려할 뿐만 아니라 신호 경로 바로 아래에 반환 전류를 위한 끊어지지 않은 경로가 있는지도 확인해야 합니다. 평면의 구멍(분출)과 같은 장애물을 우회하기 위해 반환 에너지가 신호 경로 아래에서 벗어나야 하는 경우에는 루프가 생성됩니다. 루프란 기판을 내려다볼 때 두 경로 사이의 틈을 말하는 것입니다. 이 루프의 영역은 이 신호가 퍼뜨릴 에너지의 양에 비례합니다. 평면에 피할 수 없는 구멍이 있는 경우에는 보통 경로 길이를 최소화하는 것보다 루프 영역을 줄이는 것이 더 중요하게 간주되므로 복귀 경로에 맞게 신호 트레이스를 다시 라우팅해 보세요.

차동 쌍

차동 쌍과 같은 최신 신호 기술은 신호 경로와 복귀 경로를 한 쌍으로 함께 라우팅하여 일부 및 전체 길이에서 모두 밀접하게 결합되도록 함으로써 고품질 반환면의 필요성을 줄이는 데 도움이 됩니다. 차동 쌍은 결합을 강력하게 만들고 고품질 기준 접지에 대한 의존도를 낮출 뿐만 아니라 '노이즈에 대한 탁월한 내성'이라는 또 다른 큰 이점을 선사합니다.

각 신호의 일환으로 경로 주위를 이동하는 전자기 에너지 중 일부는 대상 입력 핀에 결합되지 않고 새어 나와 인접한 신호를 간섭합니다. 이렇게 새어 나온 에너지는 전자기 간섭(EMI)이 되며, 인접한 신호와 결합되는 경우 크로스 토크를 생성합니다. 차동 쌍은 크로스토에 잘 대처됩니다. 복사성 에너지가 발신 신호와 반환 신호에 결합되어 공통 모드 노이즈(노이즈가 두 신호 경로에 공통)를 생성하기 때문입니다. 단일 신호만 있는 경우에는 크로스토크가 해당 신호를 왜곡합니다. 하지만 차동 쌍 입력 핀은 쌍에 있는 핀 간의 차이를 확인하도록 설계되었으므로 공통 모드 노이즈를 제거할 수 있습니다.

신호의 길이와 복귀 경로를 밀접하게 일치시키는 특성과 크로스토크를 견뎌 내는 특성으로 인해 차동 쌍은 PCB에서 10Gb/s 이상의 데이터 속도를 지원할 수 있는 고속 신호에서 선호되는 솔루션입니다.

비아

임피던스를 신중하게 제어하고 고품질 복귀 경로가 있는지 확인하는 것이 고속 설계의 세 가지 요소 중 두 요소라면, 비아는 마지막 고려 요소입니다. 저주파에서 비아는 신호 품질에 거의 영향을 미치지 않으며 회로 성능에 미치는 영향을 고려하지 않고 사용할 수 있습니다. 하지만 설계가 고속 설계로 작용하고 있는 경우에는 비아가 회로 성능과 신호 품질에 영향을 미칠 수 있습니다.

비아는 용량성 및 유도성이 모두 불연속적이므로 비아의 존재는 신호 경로의 임피던스에 영향을 미칩니다. 사용되지 않은 비아 배럴 길이는 임피던스에 영향을 미칠 뿐만 아니라 반사를 생성할 수 있는 스터브로 나타납니다. 양적 연구에 따르면 해당 영향은 다음과 같은 각 영역을 해결하여 줄일 수 있습니다.

• 신호 경로가 비아에 연결되는 링의 고리(Annualar Ring) 크기를 줄입니다.
• 비아가 연결되지 않은 레이어에서 사용되지 않은 링의 고리(Annualar Ring)을 제거합니다.
• 비아 크기에서부터 인접 평면 레이어까지의 간격을 늘립니다.
• 신호 반환 전류의 경로를 제공하여 평면 레이어를 전환할 수 있도록 신호 비아에 인접한 스티칭 비아를 배치합니다.
• 신호 반환을 전달하는 데 다른 전압 평면이 사용될 경우 비아에 인접한 디커플링 커패시터를 신중하게 배치합니다.
• 비아 스터브(신호 경로가 비아에 액세스하는 데 사용하는 레이어 너머로 돌출된 여분의 사용되지 않은 비아 길이)를 제거합니다. 다음 방법으로 제거할 수 있습니다.
  • 제작 프로세스에 적합한 비아 설계 및 신중한 레이어 할당
  • 제어된 깊이 드릴링(백드릴링)으로 비아 몸통의 사용되지 않은 부분 제거

종종 '백 드릴링'이라고 하는 제어된 깊이로 드릴링 프로세스를 사용하여 사용되지 않은 비아 구멍을 제거할 수 있습니다.

고속 설계에서 비아의 영향을 최소화하는 또 다른 접근 방식은 마이크로 비아를 사용하는 것입니다. 마이크로 비아는 작은 비아입니다. IPC 표준(IPC/JPCA-2315 및 IPC-2226)은 마이크로 비아를 지름이 6mil(0.15mm) 이하인 블라인드 비아 또는 매립 비아로 정의합니다. 6mil 지름은 기계적 드릴링을 사용할 수 있는 한계치이므로 마이크로 비아에는 보통 레이저 드릴링이 사용됩니다. 제작에 한결 수월해지는 하이브리드 레이저 가공 + 제어된 깊이 기계적 구멍 드릴링 기술(이 문서에 설명되어 있음)도 사용됩니다.

마이크로 비아는 다음과 같은 여러 가지 이점을 제공합니다.

• 기생 성분을 줄여(드릴링된 스루 홀 비아의 1/10 정도) 인덕턴스를 낮춥니다.
• 기하학적인 구조가 작을 수록 더 작은 링의 고리(Annualar Ring)가 생성됩니다.
• 통과하는 평면 레이어에 있는 구멍 크기를 줄입니다.
• 스터브 길이를 없애거나 줄입니다. 스터브 길이는 제작 중 레이어 스태킹 프로세스의 일환으로 구성되기 때문에 특정 시작 레이어와 종료 레이어 사이를 연결할 수 있습니다. 모든 레이어 쌍에 걸쳐 있을 수는 없지만 고속 신호에 사용되는 신호 레이어를 신중하게 선택하면 해당 레이어가 마이크로 비아 시작/중지 레이어에 액세스할 수 있습니다.

크로스토크

고속 신호에서는 일부 에너지가 경로 주위의 재료를 통해 이동하기 때문에 해당 에너지 중 일부가 인접 경로에 결합되는 것은 불가피합니다. '크로스토크'라고 하는 이 에너지는 해당 신호의 품질을 저하시킵니다. 신호 무결성 용어로 에너지를 복사하는 신호는 공격자 네트라고 하고 크로스토크 에너지를 수신하는 신호는 피해자 네트라고 합니다. 그렇다면 공격자 네트에서 새어 나오는 에너지의 양과 피해자 네트에 결합되는 에너지의 양을 어떻게 줄일 수 있을까요? 기본 접근 방식은 신호 복귀 경로의 올바른 설계 및 임피던스 정합을 통해 공격자 경로에서 새어 나오는 에너지의 양을 줄이고 공격자로부터 잠재적 피해자 네트를 떨어뜨리는 것입니다.

클록 신호 및 기타 주기적 신호는 설계에서 누화의 주요 소스입니다. 자주 사용되는 경험 법칙은 클록과 같은 잠재적 공격자를 잠재적 피해자로부터 라우팅 폭(중앙부터 중앙까지 측정)의 세 배만큼 떨어뜨리는 것입니다. 이는 3-W 규칙으로 알려져 있습니다. 또는 에지부터 에지까지의 간격이 라우팅 폭의 두 배 이상이어야 합니다. 이는 큰 간격이므로 이 간격을 적용할 네트를 선택할 때는 신중해야 합니다. 클록과 같은 매우 위협적인 공격자는 하나의 그룹입니다. 고려해야 할 다른 주요 그룹은 차동 쌍과 같은 더 민감한 잠재적 피해자입니다. 3-W 규칙을 사용하여 쌍과 다른 신호를 떨어뜨리면 이 그룹도 보호받게 됩니다.

 
종결되지 않은 공격자 경로에서 예측된 링잉(녹색 파형)과 그에 따른 인접 피해자 경로의 누화(파란색 파형)입니다. 각 그래프의 전압 스케일은 서로 다릅니다.

도달 및 왜곡 시간 관리하기

마지막으로 덧붙일 중요한 말은 신호가 대상 입력 핀에 도착하는 데는 시간이 걸린다는 것입니다. 일반적으로 신호는 분리된 상태로 존재하지 않습니다. 수많은 다른 신호와 함께 작동하죠. 간단한 예로 1바이트의 데이터 안에 든 8비트를 들 수 있습니다. 전체 바이트가 허용된 시간 내에 도착해야 할 뿐만 아니라 바이트 내의 비트가 모두 함께 도착해야 합니다. 신호가 출력부터 입력까지 이동하는 데 걸리는 시간을 비행시간(Flight time)이라고 하며 비트 도착 시간 간의 차이는 신호 스큐(Signal Skew)라고 합니다.

비행시간과 스큐에 영향을 미치는 주요 요인은 다음과 같습니다.

• 신호 경로의 길이(즉, 신호가 이동해야 하는 거리)
• 신호가 통과하는 재료(신호가 이동하는 속도에 영향을 미침) 

이를 관리하려면 다음과 같은 사항을 고려해야 합니다.

• 부품 배치 - 우수한 부품 배치는 성공적인 고속 설계의 주요 요인입니다. T-브랜치 토폴로지로 구성된 DDR3 메모리 장치와 같이 유사한 경로 길이가 필요한 여러 부품의 초기 배치를 하려면 맨해튼 길이를 사용하세요. 
• 재료 선택 - PCB 제작에 사용되는 재료는 고속 설계에서 중요한 요인입니다. FR4는 수십 년간 PCB 업계에서 잘 사용되었지만, FR4의 일관되지 않은 유전율이 스큐를 생성하기 때문에 FR4의 사용은 고속 설계에서 제한 요인이 되었습니다. 재료에 관한 자세한 설명은 다음 섹션을 참고하세요.
• 전체 경로 길이 - 전체 길이는 비행시간에 영향을 줄 뿐만 아니라 관련 네트의 세트를 라우팅할 때도 중요합니다. 예를 들어 DDR 타이밍 요구 사항은 클록 경로를 주소 및 제어 경로보다 길게 지정합니다. 이러한 요구 사항은 'Length(길이)' 설계 규칙에 의해 관리됩니다.
• 일치된 경로 길이 - 스큐는 일치하는 경로 길이에 의해 관리됩니다. 이는 해당 세트에 있는 각 네트에 대한 경로 길이를 결정하는 신호 세트에서 가장 긴 경로입니다. 'Matched Length(일치된 길이)' 설계 규칙을 정의한 후 각각의 짧은 경로를 지정된 길이와 일치하도록 늘려 길이들을 일치시킵니다.

차동 쌍 - 길이가 쌍 내에서 일치하며 쌍 간에도 일치합니다(이미지 제공: FEDEVEL 오픈 소스, www.fedevel.com).

기판

이 모든 일은 인쇄 회로 기판에서 이루어집니다. 1940년대 처음으로 만들어진 PCB는 처음 선보였을 때 부족한 모습에서 제작 기술 및 재료에 있어 놀라운 발전을 거쳐왔습니다. 이에 따라 라우팅 및 비아와 같은 부품의 크기가 크게 줄었습니다. 트랙의 폭은 더 이상 20mil(0.5mm)이 아닌 2mil(0.05mm) 정도로 작게 제작됩니다. 비아 또한 작아져서 더 이상 30/18mil(0.76/0.46mm)(기판/구멍)이 아니라 12/6mil(0.3/0.15mm)로 제작됩니다. 이렇게 작은 부품을 사용하는 설계를 부르기 위해 고밀도 상호 연결(HDI) 기술이라는 새로운 이름이 만들어졌습니다. HDI 기판에 사용되는 작은 부품을 만드는 데는 더 많은 비용이 들지만 그렇게 작은 크기 덕분에 완료된 설계는 더 적은 레이어를 사용하고 더 짧은 경로와 개선된 신호 무결성을 가질 수 있으며, 이에 따라 최종적으로는 기판을 만드는 데 추가적인 비용이 들지 않을 수 있습니다(단, 테스트 및 수리가 훨씬 어려울 수 있음).

재료

고속 설계와 관련된 문제 중 대부분은 신호가 통과하는 매체를 관리하는 것입니다. 기존의 FR4는 수십 년간 저렴하고 효과적인 기판 재료였습니다. 하지만 수지에 포함된 유리 섬유 직조의 균일하지 않은 구조는 고속 설계에서 제한 요인이 됩니다. 수지의 유전율(≈3)은 유리 섬유 직조의 유전율(≈6)와 다릅니다. 유리 섬유는 틈이 있는 직조 구조이기 때문에 신호는 기판을 이동할 때 바뀌는 유전율을 경험하게 됩니다. 이 문제 때문에 다양한 FR4 재료가 제공되고 있습니다. 좋은 재료일수록 직조 구조가 더 촘촘해서 더 일관된 유전율을 제공합니다. FR4의 유전율도 온도에 따라 ±20%까지 변화합니다.

테플론 또는 세라믹과 같이 PCB 제작에 사용할 수 있는 우수한 재료가 있긴 하지만 이러한 재료는 비용이 많이 듭니다. 기판 제작에 사용되는 재료는 PCB 설계 프로세스 초기에 제작자와 상의하여 신중히 고려하고 선택해야 합니다. 재료 선택과 재료 비용 사이의 균형을 위해 재료를 혼합하여 비싼 재료는 고속 신호를 전달하는 레이어에만 사용되도록 하는 PCB 제작자가 많습니다.

레이어

인쇄 회로 기판 설계의 여러 측면과 마찬가지로 최적의 레이어 수를 알아내는 데는 고도의 계산이 필요합니다. 밀도가 높은 BGA의 팬아웃 및 이스케이프 라우팅은 라우팅 레이어 수에 큰 영향을 미칩니다. 테스트 팬아웃 및 이스케이프 라우팅을 수행하여 설계에서 가장 밀도가 높은 BGA를 확인하면 신호 레이어가 충분한지 확인할 수 있습니다. In-Circuit Design의 Barry Olney가 권장하는 또 다른 접근 방식은 기판에서 테스트 자동 라우팅을 실행하는 것입니다. Barry는 라우팅이 85% 이상 완료되면 기판에서 현재 레이어 스택업을 사용하여 수동 라우팅을 수행할 수 있어야 한다고 말합니다.

레이어 추가 및 할당은 쌍으로 수행됩니다. 보통 각 신호 레이어 쌍에 대해 평면 레이어를 한 쌍 가지거나 두 신호 레이어 쌍마다 평면 레이어를 한 쌍 가지게 됩니다. 따라서 4-레이어 기판은 평면 레이어 2개와 신호 레이어 2개, 6-레이어 기판은 평면 레이어 2개와 신호 레이어 4개, 8-레이어 기판은 평면 레이어 4개와 신호 레이어 4개, 10-레이어 기판은 평면 레이어 4개와 신호 레이어 6개가 됩니다. 이는 지침에 불과하며, 최우선 목표는 모든 고속 신호 레이어가 평면 레이어에 인접하도록 하는 것입니다.

모든 신호가 고속 신호인 것은 아니며 모든 레이어가 고속 라우팅 레이어로 구성 가능한 것은 아니므로 표준 관행은 특정 레이어 쌍에 고속 신호를 할당하고 라우팅하는 것입니다. 각 신호 레이어 쌍에는 수직 라우팅에 할당된 레이어 하나와 수평 라우팅에 할당된 레이어 하나가 있어야 하며, 인접 레이어 간의 누화를 줄이기 위해 이를 최대한 따라야 합니다. 고속 쌍은 평면 레이어의 한쪽 또는 두 평면 레이어 사이에 배치할 수 있습니다. 

고속 신호 레이어와 기준면 레이어 사이의 유전체 두께는 필요한 특성 임피던스에 맞게 설정됩니다. 일반적으로 이는 10mil(0.25mm) 미만입니다. 기계적 이유로 필요한 전체 기판 두께를 달성하려면 고속 신호 레이어(예: 중앙 코어 레이어)에 인접하지 않은 유전체 레이어의 두께를 조정하세요.

가능한 레이어 스택업

아래의 표에서 몇 가지 가능한 레이어 스택업 및 레이어 할당을 볼 수 있습니다. 고속 쌍 및 범용 쌍의 배열은 변경 가능합니다. 예를 들어, 6-레이어/스루 홀 전용 설계가 위쪽 레이어에서 고속 신호를 라우팅할 수 있을 때 고속 신호가 비아를 사용할 필요가 없는 경우 이는 좋은 옵션입니다. 각 고속 레이어를 평면 레이어에 인접한 상태로 유지하고 주위의 유전체 두께를 고속 레이어에 대해 동일하게 유지하세요.

4-레이어, 6-레이어, 8-레이어, 10-레이어 및 12-레이어 기판에 대한 추천 레이어 스택업입니다.

고속 PCB 설계의 문제를 이해했으므로 이제 다음 사항에 대해 자세히 알아보세요.

• 고속 설계를 위한 Altium Designer 기능
• Altium Designer에서 고속 PCB 설계의 문제를 해결하는 방법에 관한 문서