PCBシグナル：高速PCB設計の重要要素

• 課題の理解
  • どれくらいが長すぎるのか？
  • インピーダンスのマッチング
  • リターンエネルギーはどこで流れるのか？
  • 差動ペア
  • ビアについては？
  • クロストーク
  • 時間に合わせて踊る
  • 基板
    • 材料
    • レイヤー
    • 可能なレイヤースタックアップ
       

課題の理解

この記事の目的は、高速設計の主要な要素を紹介し、それぞれの要素がAltium Designerでどのように取り組まれているかを議論することです。この記事は高速設計の完全な議論を提供しようとするものではありません。そのため、高度に経験豊富で学識深い設計者やエンジニアが、この主題に関して優れた参考文献や書籍を多数執筆しています。この記事の研究中に使用された著者や論文へのリンクについては、参考文献 セクションを参照してください。

PCB設計が高速設計であるとは具体적にはどういうことでしょうか？確かにそれは物事が迅速に行われることに関係していますが、ボード上で使用されるクロックレートだけの話ではありません。デバイスが高速でエッジを切り替えるとき、つまり、信号がルートを伝わってターゲットピンに到達する前に遷移が完了するほど迅速に状態が切り替わるデバイスが含まれている場合、その設計は高速設計とされます。この状況では、信号がソースピンに反射され、元の信号データが劣化または破壊される可能性があります。高速エッジを持つ信号は、ルートから放射して隣接するルートにカップリングすることも、さらに放射して電磁干渉（EMI）となり、製品が強制的な放射基準を満たさなくなることもあります。

信号に高速のエッジがある場合、エネルギーがルーティングを通じて移動する方法が変わります。エッジレートがゆっくりと変化する回路では、エネルギーがパイプを通って水が流れるように、ルーティングを通じてエネルギーが流れると考えることができます。はい、水がパイプを押し通される際に摩擦によっていくらかのエネルギーが失われますが、基本的にはそのほとんどが他端に到達します。DCまたは低切替え周波数の回路では、ルートの抵抗を計算し、途中で失われるエネルギーの量が回路の性能に影響を与えないようにすることができます。

高速設計ではそれほど単純ではありません。なぜなら、配線された銅を通じて電子として流れるエネルギーだけでなく、高速で切り替わる信号では、そのエネルギーの一部が配線された銅の周りを電磁エネルギーとして移動するからです。これで、あなたはもはや電子のための銅の経路を設計しているのではなく、プリント基板に埋め込まれた一連の伝送路を設計しているのです。

どのくらいが長すぎるのか？

エッジの切り替え速度が速くなるにつれて、経路を通るエネルギーの振る舞いは異なってきます。もはや、パイプの中の水のようには移動しません。代わりに、ほとんどのエネルギーが経路の非常に表面（スキン効果として知られている）に集中し、エネルギーの一部は実際に電磁放射として移動します。この電磁エネルギーは実際の導体を通じて移動するのではなく、経路を取り囲む材料を通じて移動します。水を足で引きずるように、このようにエネルギーが移動すると、信号は実際に遅くなります。今、経路を取り囲む材料の特性が、信号がどれだけ速く移動し、到着がどれだけ遅れるかを決定します。

高速PCB設計

高速設計の課題に対処するための簡単なソリューション

ソリューションを探す

この問題が発生するのはいつかというと、信号がルートを伝わってターゲットピンに到達するまでの時間です。波が壁にぶつかるように、信号がターゲットの入力ピンに到着すると、信号のエネルギーの一部がソースピンに向かって反射されます。この反射エネルギーが、元の信号のエッジがまだ遷移中の間にソースピンに戻ってくると、元の信号は遷移を完了する際に反射を抑え込むのに十分な強さを持っており、信号は問題なくなります。しかし、エッジの遷移が反射エネルギーが戻ってくる前に完了してしまった場合、キャニオンでのエコーのように、その反射エネルギーは元の信号と相互作用し、変化させてしまいます。それがあまりにも大きいと、キャニオンに何が叫ばれたのかを判断できなくなってしまうかもしれません。

要約すると、この往復の長さにかかる時間が信号の立ち上がり時間と等しいかそれ以上である場合、その信号の完全性が疑われ、設計は高速設計となります！そのルートの長さは、クリティカルレングスと呼ばれます - この長さより短いルートでは信号完全性の問題は発生しないはずですが、これより長いルートでは問題が発生する可能性があります。

デザインを分析する際によく使われる経験則に、¹/₃立ち上がり時間ルールがあります。これは、ルートが立ち上がり時間の¹/₃以上である場合、反射が発生する可能性があるというものです。例えば、ソースピンの立ち上がり時間が1 nSecの場合、FR4で約2インチに相当する.33 nSecより長いルートは、伝送線とみなされ、したがって信号整合性の問題の候補となります。

仮定として、FR4の誘電率 ε_R が4である場合、FR4内の信号の速度は次のようになります：

V_p(FR4) = (299.792458 / √4) mm/ns

              =149.89 mm/ns (約6インチ/ns)

FR4の場合、伝送線効果を考慮する必要があるルートの長さは次のように計算できます：

L_R ≥ T_R × 49.965 mm

もし T_R = 1nSであればL_R ≈ 50mm（2インチ）

もしT_R = 100pS

であれば、L_R ≈ 5mm（0.2インチ）です!! この速度で切り替わる信号を持つ基板では、ほとんどのルートが伝送線になります。

インピーダンスのマッチング

すべてのルートを臨界長より短くすることができないので、どのようにして信号にエンコードされた情報が正しく受信され、反射によって打ち消されないようにしますか？それを実現するには、反射されるエネルギーの量を最小限に抑えることです。理想的には、ターゲットの入力ピンに到着するすべてのエネルギーがそのコンポーネントに通過し、何も反射されないようにしたいですね。では、それをどのように実現するのでしょうか？

反射を防ぐためには、伝送路としてルートを考え、設計する必要があります。なぜかというと、伝送路は自身のインピーダンスと同じインピーダンスで終端されると、エネルギーが反射されない特殊な振る舞いをするからです。これで、臨界長より長いルートを扱う方法が得られました。つまり、特定のインピーダンスを持つようにルートを設計し、同じインピーダンスで終端します。

ルーティングのインピーダンスは、ルーティングの寸法（パイプの幅と高さ）と、周囲の空気または誘電体層など、周囲の材料の特性と寸法によって定義されます。伝送路として機能するためには、信号層に隣接する層は平面層でなければなりません。層スタック内の層を慎重に配置し、寸法と特性を計算することで、ルーティングに特定のインピーダンスを達成することができます。このルーティングへのアプローチは、制御インピーダンスルーティングと呼ばれ、目標とするインピーダンスが一定に保たれ、そのインピーダンスを達成するために材料の寸法と特性が選択され、調整されます。

制御インピーダンスPCBを達成するには、単にルーティングするだけでは不十分です。このパズルには2つの要素があります - ルーティングのインピーダンスを制御し、そのインピーダンスをネット内のピンに一致させることです。この一致を達成するには、終端コンポーネントの追加がしばしば必要になります。終端は、ソースピンの近くまたはターゲットピンの近くに追加できます。高速ネットが終端を必要とするかどうかを判断する良いアプローチは、信号整合性シミュレーターで設計を分析することです。回路シミュレーターがコンポーネントの振る舞いと相互作用をモデル化してシミュレートするのに対し、信号整合性シミュレーターはルーティングの振る舞いとコンポーネントピンとの相互作用をモデル化します。信号整合性シミュレーションでは、コンポーネントはピンのI/O特性の観点からのみモデル化されます。

信号整合性分析ツールは次のことが必要です：

• 反射（リンギング）の許容レベルを超える可能性のあるネットを特定する
• 波形としての信号反射とクロストークの潜在的なレベルを予測する
• 潜在的な終端コンポーネントの何がしかの分析を許可し、適切な終端コンポーネントを選択するのに役立てる

終端値の可能な範囲を通じてスイープされるネットの振る舞いを表す一連の重ね合わせられた波形。左は終端されておらず、右は理論上の40Ωシリーズ終端器を使用しています。

戻りエネルギーはどこに流れるのか？

でも待ってください、もっとある（それともムーアの法則？）。電気エネルギーは閉回路がある時にのみ流れるので、信号経路に沿って流れ出るエネルギーには戻り経路も必要です。この戻り経路は通常、設計内のすべての信号の戻り経路を提供する必要があるグラウンドルーティングによって提供されます。高速で切り替わるエッジを持つ信号には興味深い現象が起こります。信号の戻りエネルギーは、ボード上を横切る信号経路が取った同じ曲がりくねった経路を辿って戻ろうとします。なぜでしょうか？それは、その信号にとって最小のインピーダンスの経路だからです。ターゲットコンポーネントからソースコンポーネントへ最短距離で流れることもできますが、そうはしません。

高速信号がプレーンの分割を横切ると、ループが作成され、その信号がEMIを生成する原因となります。

したがって、信号のルーティングパスについて考えるだけでなく、信号ルートの直下に途切れることのないリターン電流のパスも確保する必要があります。リターンエネルギーが障害物を避けるために信号パスの下から逸れる必要がある場合（例えば、プレーンに穴が開いている場合など）、ループが作成されます。ループとは、ボードを見下ろしたときに2つのパスの間の隙間のことで、このループの面積は、この信号によって現在放射されるエネルギーの量に比例します。プレーンに避けられない穴がある場合は、リターンパスに合わせて信号トレースを再ルーティングすることを検討してください。ループ領域を減らすことは、ルートの長さを最小限に抑えることよりも一般的に重要とされています。

差動ペア

現代の信号技術である差動ペアは、信号経路と復帰経路を一対として一緒に配線することで、高品質な復帰平面への依存を減らすのに役立ちます。これにより、分離と全長の両方で密接に結合されていることが保証されます。強力な結合と高品質な基準地への依存の低減だけでなく、差動ペアはもう一つ大きな利点を提供します - 優れたノイズへの免疫性。

各信号の一部としてルートを移動している電磁エネルギーは、全てが目標の入力ピンに結合するわけではありません。一部は漏れ出て隣接する信号と干渉します。この漏れ出たエネルギーは、電磁干渉（EMI）と呼ばれ、隣接する信号に結合すると、クロストークと呼ばれるものを生じます。差動ペアはクロストークに対処するのに適しています。なぜなら、放射されたエネルギーが送信信号と戻り信号の両方に結合し、コモンモードノイズ（両方の信号経路に共通のノイズ）を生じるからです。もし単一の信号だけだった場合、このクロストークはその信号に加わり、それを歪ませます。しかし、差動ペアの入力ピンはペア内のピン間の差を見るように設計されているため、コモンモードノイズを拒否することができます。

これら2つの特性 - 信号とその戻り経路の長さを密接に一致させる能力と、クロストークの影響に耐える能力 - は、差動ペアを高速信号伝送における好ましい解決策としています。これにより、PCB上で10 Gb/sを超えるデータレートをサポートすることができます。

ビアについてはどうでしょうか？

インピーダンスを慎重に制御し、高品質なリターンパスがあることを保証することが、高速設計の三角形の最初の2つのエッジである場合、ビアはその三角形の第3のエッジです。低周波数では、ビアは信号品質にほとんど影響を与えず、回路性能への影響を考慮せずに使用できます。しかし、設計が高速設計として機能している場合、ビアは回路性能と信号品質に影響を与える可能性があります。

ビアは容量性および誘導性の不連続性として現れるため、その存在は信号経路のインピーダンスに影響を与えます。インピーダンスに影響を与えるだけでなく、使用されていないビアバレルの長さはスタブとして現れ、反射を生じさせることがあります。定量的研究は、以下の各領域に対処することで、その影響を減らすことができることを示しています：

• 信号経路がビアに接続する箇所の環状リングのサイズを小さくする。
• ビアが接続されていない層の未使用の環状リングを取り除く。
• ビアのバレルと隣接する平面層とのクリアランスを増やす。
• 信号のリターン電流が平面層を切り替えることができるように、信号ビアの隣にステッチングビアを配置する。
• 異なる電圧平面を使用して信号リターンを運ぶ場合、ビアの隣にデカップリングキャパシタを慎重に配置する。
• ビアスタブの除去（信号経路がビアにアクセスするために使用する層を超えて突出する余分な、未使用のビアの長さ）。これは以下を通じて行われる：
  • 製造プロセスに適したビア設計と層の慎重な割り当て、および
  • 未使用のビアバレルのセクションを取り除くための制御深度ドリリング（バックドリリング）。

制御深度ドリリングプロセス、しばしばバックドリリングと呼ばれるものを使用して、未使用のビアバレルを取り除くことができる。

高速設計におけるビアの影響を最小限に抑える別のアプローチとして、マイクロビアの使用があります。マイクロビアとは、小さなビアのことです。IPC基準（IPC/JPCA-2315およびIPC-2226）では、マイクロビアを直径が6ミル（0.15mm）以下の盲ビアまたは埋め込みビアと定義しています。6ミルの直径は機械的なドリリングの限界にあるため、マイクロビアは通常、レーザーでドリルされます。また、レーザー修正+制御深さの機械的穴あけ技術も使用されており、この論文で概説されているように、製造において利点を提供します。

マイクロビアには多くの利点があります：

• ドリルスルーホールビアの約十分の一の減少した寄生要素により、インダクタンスが低下します。
• より小さい幾何学的形状により、より小さい環状リングが得られます。
• 通過する平面層におけるブローアウトのサイズが減少します。
• スタブ長の除去または減少。製造中の層積み重ねプロセスの一部として構築されるため、特定の開始層と終了層の間を接続することができます。任意の層のペアを跨ぐことはできませんが、高速信号用に使用される信号層の慎重な選択により、それらの層がマイクロビアの開始/停止層にアクセスできるようにすることができます。

クロストーク

高速信号の一部のエネルギーがルートを取り囲む材料を通って伝わるため、そのエネルギーの一部が隣接するルートに結合するのは避けられません。クロストークと呼ばれるこのエネルギーは、その信号の品質を低下させます。信号整合性の言葉で、エネルギーを放射する信号は攻撃者ネットと呼ばれ、クロストークエネルギーを受け取る信号は被害者ネットと呼ばれます。では、攻撃者からのエネルギーの逃げ出しをどのように減らし、そのエネルギーが被害者にどのように結合されるかをどのように減らすのでしょうか？基本的なアプローチは、インピーダンスマッチングと信号リターンパスの正しい設計を通じて攻撃者ルートからのエネルギーの逃げ出しを減らし、潜在的な被害者ネットを攻撃者から離すことです。

クロック信号やその他の周期的な信号は、設計におけるクロストークの主要な発生源です。よく使われる経験則として、クロックなどの潜在的な攻撃源を、配線の幅の3倍の距離（中心から中心まで測定）で潜在的な被害者から離すことが挙げられます。これは3-Wルールとして知られています。また、エッジからエッジまでの用語では、分離距離は配線幅の2倍以上でなければなりません。これは大きなクリアランスなので、このルールを適用するネットを選択する必要があります。クロックなどの高リスクな攻撃源は一つのグループです。もう一つ主要なグループは、差動ペアなどのより敏感な潜在的被害者であり、このグループも他の信号とのペア間隔を3-Wにすることで恩恵を受けます。

 
終端されていない攻撃源ルート（緑の波形）における予測されるリンギングと、隣接する被害者ルート（青の波形）における結果としてのクロストーク。各グラフには異なる電圧スケールがあります。

時間に合わせて踊る

最後に、信号が目的地の入力ピンに到着するまでの時間があります。一般に、信号は孤立して存在するものではありません。多数の他の信号と調和して機能しています。簡単な例としては、データの1バイトを構成する8ビットがあります。全てのビットが許容される時間内に到着するだけでなく、バイト内のビットもすべて同時に到着する必要があります。出力から入力までの信号の移動にかかる時間は、フライトタイムと呼ばれ、ビットの到着時間に差がある場合、それはシグナルスキューと呼ばれます。

フライトタイムとスキューの両方に影響を与える主要な要因は次のとおりです：

• 信号経路の長さ、つまり信号が移動する距離。
• 信号が通過する材料；これは信号の移動速度に影響します。

これらを管理するには、次のことを考慮する必要があります：

• コンポーネント配置 - 良いコンポーネント配置は、成功した高速設計の重要な要素です。例えば、Tブランチトポロジーで構成されたDDR3メモリデバイスのように、類似したルート長を必要とする異なるコンポーネントの初期配置を案内するためにマンハッタン長を使用します。
• 材料選択 - PCBが製造される材料は、高速設計において重要な要因です。FR4は数十年にわたりPCB業界に良く使われてきましたが、FR4の不均一な誘電率定数がスキューを生じさせるため、高速設計では使用が制限される要因となります。材料については、次のセクションでさらに詳しく説明されます。
• 全体のルート長 - フライトタイムに影響を与えるだけでなく、関連するネットのセットをルーティングする際にも全体の長さは重要です。例えば、DDRのタイミング要件は、クロックルートがアドレスおよび制御ルートよりも長くなければならないと指定しています。これらの要件は、長さの設計ルールによって管理されます。
• マッチしたルート長 - スキューは、ルート長をマッチさせることによって管理されます。一連の信号内で最も長いルートが、そのセット内の各ネットのルート長を決定します。長さは、マッチした長さの設計ルールを定義し、指定された長さに合わせるために各短いルートを延長することによってマッチされます。

ディファレンシャルペア - ペア内およびペア間で長さが一致しています（画像提供：FEDEVEL Open Source、www.fedevel.com)。

基板

これらのすべてはプリント基板上で行われます。1940年代に最初に作られて以来、地味なPCBは製造技術と材料の点で莫大なレベルの改良を遂げてきました。これにより、ルーティングやビアを含む特徴のサイズが大幅に小さくなりました。トラックはもはや20ミル幅で製造されることはありません。現在では、2ミル幅まで小さくすることができます。また、小さなビアはもはや30/18ミル（ランド/穴）ではなく、12/6ミルです。このような小さな特徴を使用する設計を説明するために、新しい名前が作られました - 高密度相互接続（HDI）技術。HDIボードに使用される小さな特徴を作成するのは費用がかかりますが、その小さなサイズにより、完成した設計はより少ない層を使用し、ルートが短くなり、信号の整合性が向上し、結果として製造コストがかからないボードになる可能性があります（ただし、テストや修理ははるかに困難になるかもしれません）。

材料

高速設計における大きな課題の一部は、信号が通過する媒体を管理することです。伝統的なFR4は数十年にわたり、安価で効果的な基板材料を提供してきましたが、樹脂に埋め込まれたガラス繊維の織物の非均質な構造は、高速設計において制限要因となります。樹脂は異なる誘電率（≈3）を持ち、ガラス繊維の織物（≈6）とは異なり、ガラス繊維は織物の隙間がある構造であるため、信号は基板を横切る際に変化する誘電率を見ます。このため、FR4材料にはさまざまな種類があります。より良い材料は、より一貫した誘電率を与えるより密な織り構造を持っています。FR4の誘電率は温度によっても変化し、±20%まで変わることがあります。

PCB製造には、テフロンやセラミックなど、より優れた材料がありますが、これらは価格が高くなります。基板が製造される材料は、製造業者と相談して、PCB設計プロセスの初期に考慮され、選択されなければなりません。材料選択と材料コストのバランスを取るために、多くのPCB製造業者は材料の混合を許可しており、高価な材料は高速信号を運ぶ層にのみ使用されます。

層

プリント基板設計の多くの側面と同様に、最適な層数を算出することは、数学だけでなく芸術の側面もあります。密集したBGAのファンアウトとエスケープルーティングは、ルーティング層の数に強く影響します。設計内で最も密集したBGAのテストファンアウトとエスケープルートを実行して確認することで、十分な信号層があるかを検証するのに役立ちます。In-Circuit Designのバリー・オルニーが推奨する別のアプローチは、ボード上でテスト自動配線を実行することです。彼は、少なくとも85%のルートが完了した場合、現在のレイヤースタックアップを使用して手動でルーティング可能であるべきだと提案しています。

層の追加と割り当てはペアで行われます。一般的に、信号層の各ペアに対して一対のプレーン層を持つか、または二対の信号層ごとに一対のプレーン層を持ちます。したがって、4層ボードは2プレーンと2信号となり；6層ボードは2プレーンと4信号、8層ボードは4プレーンと4信号、10層ボードは4プレーンと6信号層となります。これはあくまでガイドラインであり、最優先目標は、すべての高速信号層がプレーン層に隣接していることを確保することです。

全ての信号が高速信号であるわけではなく、全ての層が高速配線層として設定できるわけではありません。そのため、標準的な実践として、高速信号を特定の層ペアに割り当てて配線することがあります。各信号層ペアは、ペア内の一方の層を縦配線用に、もう一方を横配線用に割り当てるべきであり、これに可能な限り従うことで隣接層間のクロストークを減少させることができます。高速ペアは、プレーン層の片側または二つのプレーン層の間に配置できます。

高速信号層と基準プレーン層の間の誘電体の厚さは、必要な特性インピーダンスに合わせて設定されます。通常、これは10ミル（0.25 mm）未満になります。機械的な理由から必要な全体のボードの厚さを達成するために、高速信号層に隣接していない誘電体層（例えば、中心のコア層）の厚さを調整します。

可能なレイヤースタックアップ

下の表は、可能なレイヤースタックアップとレイヤー割り当ての数を示しています。高速ペアと一般用途ペアの配置は変更できます。たとえば、6層/スルーホールのみの設計で高速信号をトップレイヤーにルーティングできる場合、これは高速信号がビアを使用する必要がない場合の良いオプションです。各高速レイヤーをプレーンレイヤーに隣接させ、高速レイヤーの周囲の誘電体の厚さを同じに保ちます。

4層、6層、8層、10層、12層のボード用に推奨されるレイヤースタックアップ。

これで、高速PCB設計の課題を理解したので、さらに学びましょう：

• 高速設計用のAltium Designerの機能
• Altium Designerでこれらの課題に直接取り組むためのドキュメントr