Pi. MX8 프로젝트 - 보드 레이아웃 파트 1

Pi.MX8 오픈 소스 컴퓨터 모듈 프로젝트의 세 번째 소식을 환영합니다! 이 기사 시리즈에서는 NXP의 i.MX8M 플러스 프로세서를 기반으로 한 시스템 온 모듈의 설계 및 테스트에 대해 자세히 살펴봅니다.

지난 업데이트에서는 모듈의 회로도 구조를 살펴보고 초기 부품 배치를 준비하기 시작했습니다. 이제 부품을 배치했으므로, 설계의 밀도와 이로 인해 레이어스택에 요구되는 요구 사항을 잘 알게 되었습니다. 오늘은 적합한 스택업을 선택하고 첫 번째 트랙 라우팅을 시작할 것입니다.

레이어스택 정의

부품 배치와 몇 가지 전략적 요소를 바탕으로 앞으로의 설계에 사용할 PCB 기술과 레이어스택을 결정할 수 있습니다. 먼저 부품 밀도를 살펴보겠습니다:

상단 부품 배치

초기 부품 배치는 전반적으로 중간 정도의 설계 밀도를 보여줍니다. 활성 부품은 모두 보드의 상단에 위치하며, 하단에는 주로 디커플링 캐패시터와 기타 수동 회로가 있습니다. 따라서 보드의 하단은 상대적으로 비어 있어 많은 라우팅 공간을 남겨둡니다. 그러나 목표는 이 공간을 Pi.MX8 모듈이 특정 요청에 따라 업데이트되고 확장될 수 있는 플랫폼으로서 추가 기능을 위해 할당하는 것입니다.

하단 부품 배치

보드 간 커넥터에 가까운 부품 배치를 살펴보면, 많은 부품들이 보드의 반대편에 있는 커넥터 바로 위에 배치되어 있는 것을 알 수 있습니다. 만약 우리가 상단에서 하단 레이어까지 전체 레이어스택을 연결하는 표준 비아(VIA)만을 사용하기로 결정한다면, 이러한 영역에는 어떠한 비아도 배치할 수 없습니다. 보드 간 커넥터의 모든 핀을 분리하고 커넥터의 반대편에 위치한 활성 회로를 효율적으로 라우팅하기 위해서는, 단순히 관통홀 비아에만 의존하는 방법을 넘어서는 방법을 고안해야 합니다. 이를 위해, 우리는 HDI 스택업을 사용할 필요가 있습니다.

HDI 스택을 사용하면 나중에 모듈의 기능을 확장하기가 더 쉬워집니다. 왜냐하면 추가 부품을 연결하기 위해 반드시 관통홀 비아를 사용할 필요가 없으며, 따라서 기존의 라우팅과 부품 배치에 크게 개입할 필요가 없기 때문입니다.

Pi.MX8 모듈의 경우, 우리는 2+N+2 레이어스택을 사용할 것입니다. 이는 IPC-2226 표준에서 정의한 유형 III 레이어스택이며 가장 일반적으로 사용되는 HDI 스택 중 하나입니다.

이 유형의 스택업은 제조 과정에서 두 번의 순차적인 적층 단계를 사용하여 가장 바깥쪽 세 레이어를 연결하는 마이크로 비아를 허용합니다. 순차적 제조 과정의 일부가 아닌 코어 스택을 연결하기 위해 매립 비아가 사용됩니다. 이 유형의 레이어스택에서 사용되는 프리프레그와 프리프레그 두께는 PCB 제공업체의 제조 능력에 따라 달라집니다. 순차적으로 적층된 프리프레그의 선택된 두께는 마이크로 비아의 종횡비에 의해 제한됩니다. 기계적으로 드릴링된 비아와 달리, 마이크로 비아는 짧은 레이저 펄스를 사용하여 프리프레그에 구멍을 뚫어 만들어집니다. 일반적으로 0.08mm에서 0.15mm 사이의 비아 직경이 사용됩니다. 대량 제조에 적합한 종횡비는 보통 0.6:1 – 0.8:1 범위입니다.

얇은 프리프레그는 종횡비 요구사항을 위반하지 않으면서 주어진 임피던스 제어 트레이스에 대한 트랙 폭을 줄일 것입니다. 상단 또는 하단 레이어에 단일 기준면만 있는 간단한 마이크로스트립의 경우 문제가 되지 않습니다. 그러나 첫 번째 접지면 아래에 있는 내장 스트립라인의 경우, 스트립라인 위아래의 기준면까지의 짧은 거리로 인해 특정 임피던스 제어 인터페이스에 대해 매우 좁은 트레이스가 발생할 수 있으므로 주의해야 합니다.

Pi.MX8 보드의 최종 스택업은 PCB 제조업체와 협력하여 다음과 같이 생성되었습니다:

Pi.MX8 레이어스택

전반적으로, 모듈은 10층 스택업을 기반으로 구축될 것입니다. 상단, L2, L7, 그리고 바닥 층은 신호 층으로 사용될 것입니다. L1, L3, L6 및 L8 층은 접지 평면으로 사용될 것입니다. 나머지 두 층인 L4와 L5는 전원 평면으로 작동할 것입니다. 전원 평면은 단지 18μm 두께의 얇은 호일을 사용하여 구축됩니다. 이 층들에 대한 IR 드롭을 주시해야 합니다. 전원 평면은 단지 75μm 프레프레그로 인접한 접지 평면과 밀접하게 결합됩니다. 이것은 고주파에서 낮은 PDN 임피던스를 제공하는 데 유리한 추가 평면 커패시턴스를 결과합니다. 레이아웃을 완성한 후에 시뮬레이션을 통해 PDN 동작을 검증할 것입니다.

이 스택업에 대해 주목해야 할 또 다른 중요한 측면은 우리가 적층된 대신에 교차된 마이크로 비아만을 사용할 것이라는 점입니다. 이는 마이크로 비아를 서로 바로 위에 배치할 수 없고 대신에 최소한 0.35mm의 중심 간격으로 오프셋해야 함을 의미합니다. 교차된 비아를 사용하면 순차적인 층의 등록이 더 쉬워져 일부 PCB 제공업체에서 제조 비용이 감소합니다. 이 접근법은 두 개 이상의 마이크로 비아 프로그램을 사용하는 HDI 스택업에서 마이크로 비아의 신뢰성을 높이기 위해 권장됩니다. 교차된 마이크로 비아를 사용하는 단점은 최소 오프셋 요구 사항을 충족하기 위해 필요한 추가 공간입니다. 접지 평면에서 생성된 공극도 인접한 트레이스의 반환 경로를 관리할 때 고려해야 합니다.

컴포넌트 브레이크아웃 라우팅

레이어 스택이 정의되었으므로 다음 단계는 개별 컴포넌트의 신호를 브레이크아웃하는 것입니다. 이 단계에서는 각 컴포넌트에 신호 및 전원 라우팅을 위한 필요한 모든 비아를 배치할 것입니다. 컴포넌트를 연결하기 시작하기 전에 모든 비아를 배치하고 싶기 때문에 이제 이 단계를 수행합니다. HDI 스택업에서도 비아는 여전히 많은 공간을 차지합니다. 이는 전체 스택업을 통해 연결되는 전력 분배 네트워크의 일부인 비아에 특히 해당됩니다. 라우팅 단계에서 비아를 배치하려면 비아를 위한 공간을 만들기 위해 이전에 라우팅된 트레이스를 삭제해야 할 수도 있습니다.

모듈 상단 레이어의 브레이크아웃 라우팅

위의 이미지에서 우리는 거의 모든 컴포넌트 핀이 비아를 사용하여 브레이크아웃되거나 연결되지 않은 채로 남겨져 있는 것을 볼 수 있습니다. 연결되지 않은 패드는 상단 레이어에서 라우팅되거나 나중에 브레이크아웃 라우팅을 추가할 수 있는 추가 공간이 제공됩니다. 후자의 경우, 해당 영역 내에 트레이스를 배치하지 않도록 기억하는 것이 중요합니다.

일부 구성 요소의 경우, 브레이크아웃 라우팅을 가능하게 하기 위해 트레이스 폭과 간격에 대한 사전 정의된 설계 규칙을 로컬에서 재정의할 필요가 있습니다. 그 예로는 i.MX8 SoC가 있습니다. 단지 0.5mm의 작은 핀 간격은 0.08mm의 트레이스 폭과 0.085mm의 트레이스와 패드 간격을 요구합니다. 이러한 브레이크아웃 영역 외부에서는 100um 트레이스 폭과 간격 규칙으로 계속 작업하고 싶습니다. 이러한 동작을 설계 규칙에 구현하는 방법은 여러 가지가 있습니다. 하나의 방법은 전용 규칙이 할당된 추가 설계 공간을 사용하는 것입니다. 이를 통해 설계 공간의 경계를 커서가 넘어가면 트레이스 폭이 자동으로 조정되어 원활한 라우팅 워크플로우를 가능하게 합니다.

i.MX8 브레이크아웃 라우팅을 위한 트레이스 폭 및 간격 요구 사항

설계 공간을 사용함으로써 인터랙티브 라우팅 중에 트레이스 폭이 자동으로 조정됩니다:

다음 업데이트에서는 레이어스택 임피던스 프로필에 따라 일반 설계 규칙이 어떻게 설정되는지, 그리고 내부 레이어에서의 라우팅 접근 방법에 대해 탐구할 예정입니다. 선택된 HDI 스택업으로 인해 도입된 메모리 레이아웃과 난제를 어떻게 해결하는지 알아보기 위해 계속 주목해 주세요!